「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 78 79 80 81 82 83 84 85 86 .... 274 275 次へ＞- A writing control part 22 overwrites program data by writing the transferred program data on a data memory part 21.
書込制御部２２は、転送されてきたプログラムデータをデータ記憶部２１に書き込むことでプログラムデータを書き換える。 - 特許庁 - Thus, the control device may substitute a chip for the other chips in order to relieve the writing errors occurred in one of the non-volatile memory devices.
一つの不揮発性記憶装置で発生した書込みエラーの救済にチップ間代替が可能になる。 - 特許庁 - A memory control part 12 successively determines the evaluation blocks as object groups as the object of matching for each group.
メモリ制御部１２は、グループごとに、評価ブロックを順に、マッチングの対象とする対象ブロックとして決定する。 - 特許庁 - To provide a semiconductor memory device that can prevent the data from breaking even when any abnormal control command is inputted.
不正な制御コマンドが入力された場合にデータの破壊を防止する半導体記憶装置を提供する。 - 特許庁 - The weight of articles in the memory hoppers 8 is sequentially accumulated by a control unit 36 in all-particle discharge mode.
全物品排出モードにおいて、メモリホッパ８の物品の重量を順に制御装置３６が累積する。 - 特許庁 - A memory read control part 3 reads the cells collected for one frame and outputs them as completed frame data.
メモリ読出制御部３は、１フレーム分集まったセルを読み出し、これを完成したフレームデータとして出力する。 - 特許庁 - To provide a nonvolatile memory cell having a large control floating gate coupling coefficient and to provide a method for manufacturing the same.
制御浮遊ゲート結合係数が大きい不揮発性メモリセル及びその製造方法を提供すること。 - 特許庁 - To provide a flash memory element in which the gate capacity coupling rate is enhanced between a floating gate and a control gate.
フローティングゲートとコントロールゲートとの間のゲートキャパシティブカップリング率を向上させたフラッシュメモリ素子を提供する。 - 特許庁 - A motor control section 115 controls the transported object to a target speed, based on the value CTR of the counter memory.
モータ制御部１１５は、このカウンタメモリの値ＣＴＲに基づき、搬送対象を目標速度に制御する。 - 特許庁 - In response to the control signal outputted from the station A, the station B writes the image signal into its own memory.
ステーションBは、ステーションAから出力された制御信号によって、自身のメモリへ画像信号を書き込む。 - 特許庁 - A counter 14 for recording outputs an address and a control signal at the time of writing to respective memories in the memory 11.
記録用カウンタ１４は、メモリ１１内の各メモリに対して書き込み時のアドレスと制御信号を出力する。 - 特許庁 - To obtain an area information management system where a capacity of a memory required in a PHS (registered trademark) service control station is reduced.
ＰＨＳ（登録商標）サービス制御局の必要メモリー量を削減した地域情報管理システムを得る。 - 特許庁 - When the fiscal information is read from the first memory 411, the fiscal control CPU 42 reads the first hash value from the second memory 413 through the memory control CPU 412, compares the first hash value with a second hash value calculated from the fiscal information read from the first memory 411, and detects alteration of the fiscal information.
第１メモリー４１１からフィスカル情報を読み出す際には、フィスカル制御用ＣＰＵ４２は、メモリー制御用ＣＰＵ４１２を介して第２メモリー４１３から第１ハッシュ値を読み出し、第１ハッシュ値と、第１メモリー４１１から読み出したフィスカル情報から算出した第２ハッシュ値を比較して、フィスカル情報の改竄を検出する。 - 特許庁 - When the threshold voltage distribution of a second memory cell adjoining a reading target first memory cell and subjected to data write after the first memory cell is the second or fourth threshold voltage distribution, the control circuit executes control for applying a second reading pass voltage higher than the first reading pass voltage to the second memory cell.
また、制御回路は、読み出し対象の第１のメモリセルに隣接し且つ第１のメモリセルよりも後にデータ書き込みがなされる第２のメモリセルの閾値電圧分布が第２又は第４の閾値電圧分布であった場合、第２のメモリセルに第１の読み出しパス電圧よりも高い第２の読み出しパス電圧を印加する制御を実行する。 - 特許庁 - Additionally, the trace back control circuit has a distribution table for setting the distribution ratio of each memory region according to apparatus state information in advance, and a memory management circuit that refers to the distribution table based on the apparatus state information to specify a distribution ratio to each memory region, and manages recording to the memory region via the sampling control circuit.
本発明のトレースバック制御回路は、装置状態情報に応じた前記各メモリ領域の配分比を予め設定している配分表と、装置状態情報に基づき配分表を参照して各メモリ領域への配分比を定め、サンプリング制御回路を介してメモリ領域への記録を管理するメモリ管理回路とを備えたことを特徴とする。 - 特許庁 - To provide a voltage detecting circuit control device suppressing the consumption of a power by stopping a voltage detecting circuit in one side (circuit for detecting a low voltage), when a memory card is stabilized at an operation voltage after applying the power source in the memory card, and to provide a memory control device having the same and the memory card having the same.
メモリーカード等において、電源投入後、当該メモリーカードが動作電圧に安定した時、片側（低い電圧を検出する回路）の電圧検出回路を停止させ、電力の消費を抑えた電圧検出回路制御装置及、同装置を有するメモリー制御装置及び同装置を有するメモリーカードを提供することにある。 - 特許庁 - This nonvolatile ferroelectric memory control device is composed of a dump mode control circuit, and FRAM code cells so as to normally process internal memory data in a normal mode and in a dump mode, and is so structured that all the internal addresses can normally use ports in the dump mode by processing them by allotting the entire external memory region to the internal memory region.
本発明に係る不揮発性強誘電体メモリ制御装置は、ノマルモード及びダンプモード時内部メモリデータを正常的に処理できるようにするため、ダンプモード制御回路ＦＲＡＭコードセルで構成し、外部メモリ領域を全て内部メモリ領域に割り当てて処理することでダンプモード時全内部アドレスがポートを正常的に使用できるようにする。 - 特許庁 - This semiconductor device is provided with a memory control part 10 capable of controlling the external memory 61 having a plurality of banks each of which can independently be controlled by synchronizing it with a clock, a plurality of buses 4, 24, 20 connected to the memory control part and a circuit module provided corresponding to each of the plurality of buses and capable of instructing memory access.
半導体装置は、各々独立に制御可能な複数バンクを持つ外付けメモリ６１をクロックに同期して制御可能なメモリ制御部１０と、前記メモリ制御部に接続された複数のバス４，２４，２０と、前記複数のバスの各々に対応して設けられメモリアクセスを指示することが可能な回路モジュールとを備える。 - 特許庁 - To provide a functional memory access control system capable of easily assigning, in case of connecting a functional memory performing application specific processing such as image processing on a memory bus having no wait function, a pseudo wait function thereto, and ensuring access to data after ending the processing, a functional memory device, and a control method and a program therefor.
ウェイト機能を持たないメモリバス上において、画像処理等の特定用途向け処理を行う機能メモリを接続した場合に簡単に擬似ウェイト機能を持たせることが可能であり、処理終了後のデータへのアクセスを確実に行うことができる機能メモリアクセス制御システム、機能メモリ装置及びその制御方法、プログラムを提供する。 - 特許庁 - When writing data in the memory module while setting a page size lager than the prescribed page size as an access unit, the controller respectively provides an independent memory control signal which is not included in a common signal including the data and an address to each of the flash memory chips and performs control to write the data at the same address of each of the flash memory chips.
前記コントローラは、前記メモリモジュールに対して前記所定のページサイズを超えるページサイズをアクセス単位としてデータを書き込む場合に、前記データ及びアドレスを含む共通信号に含まれない独立のメモリ制御信号を前記各フラッシュメモリチップのそれぞれに供給し、前記各フラッシュメモリチップの同一アドレスにデータを書き込むように制御する。 - 特許庁 - In the inter-node data transfer control device which is provided in a node connected to a communication network and uses the distributed shared memory to control data transfer to/from other processes, the size of a local memory area assigned to a node address is made variable, and an area having a size suitable for the size of an available local memory is assigned as the distributed shared memory.
通信ネットワークに接続されたノード内に設けられ、分散共有メモリを用いて、他プロセスとの間のデータ転送を制御するノード間データ転送制御装置において、ノード番地に割り当てるローカルメモリ領域のサイズを可変にして、使用可能なローカルメモリのサイズに適したサイズを分散共有メモリとして割り当てる。 - 特許庁 - The main control part 1 successively retrieves the inside parts of a memory 1A arranged inside the main control part, a memory card 7 inserted into an extended slot 6, and a communicable management computer 10 based on the maker identification code and version received from each terminal control part, and obtains the suitable control program from among them.
主制御部１は、各端末制御部から受信したメーカー識別コードとバージョンとに基づいて、主制御部内に設けられたメモリ１Ａ，拡張スロット６に差し込まれたメモリカード７，通信可能な管理コンピュータ１０の内部を順次検索し、それらの中から適合する制御プログラムを取得する。 - 特許庁 - An access to a memory element 17 by a processing device is approved if a first access control unit 31 and a second access control unit 32 of a memory protection unit 15, 16 associated with the processing device approve the access, and the access is rejected if the first access control unit 31 or the second access control unit 32 rejects the access.
処理素子による記憶素子１７へのアクセスは、当該処理素子に関連するメモリ保護ユニット１５，１６の第１のアクセスコントロールユニット３１と第２のアクセスコントロールユニット３２がアクセスを許可した場合に許可され、第１のアクセスコントロールユニット３１または第２のアクセスコントロールユニット３２がアクセスを拒否した場合には拒否される。 - 特許庁 - The image processor comprises one line memory 2 for storing two lines of image data requiring magnification processing of image, a memory control circuit 3 for controlling access of the line memory 2, and a vertical direction enlarging circuit 4 performing interpolation processing in the vertical direction by using image data stored in the line memory 2.
画像拡大処理が必要な画像データの２ライン分を格納するための１つのラインメモリ２と、ラインメモリ２のアクセスを制御するメモリ制御回路３と、ラインメモリ２に格納された画像データを用いて垂直方向の補間処理を行う垂直方向拡大回路４と、を備える。 - 特許庁 - When the residual capacity of the USB memory 5 is not sufficient, the control section 10 temporarily saves the image data already stored in the USB memory 5 to a HDD 21 to increase the free capacity of the USB memory 5, and thereafter causes the USB memory 5 to store the image data acquired by reading the original.
制御部１０は、ＵＳＢメモリ５の残容量が十分でない場合、ＵＳＢメモリ５に既に記憶してある画像データをＨＤＤ２１に一時的に退避させてＵＳＢメモリ５の空き容量を増加させた後、原稿から読み取った画像データをＵＳＢメモリ５に記憶させる。 - 特許庁 - The semiconductor device having memory macros storing data according to instruction from a control circuit includes: a plurality of test circuits that perform operational tests of the respective memory macros; and a controller that enables operation of the test circuit corresponding to a dispersed memory macro among the memory macros.
制御回路からの命令によりデータを記憶する複数のメモリマクロを有する半導体装置は、該複数のメモリマクロの動作試験をそれぞれ行う複数の試験回路と、該複数のメモリマクロのうち離散したメモリマクロに対応した該試験回路の動作を有効にする制御部とを有する。 - 特許庁 - The nonvolatile storage device includes a memory cell array including a plurality of electrically rewritable and erasable nonvolatile memory cells M11 to M44, and an erase control circuit ERCN controlling an erase operation for the memory cells to be erased from among the plurality of nonvolatile memory cells.
不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。 - 特許庁 - The memory card management device A is provided with a plurality of memory card slots 11 for loading memory cards 10, an instruction inputting means 4, a memory card slot control means 1, a display information working means 2 and a display device for displaying information prepared by the means 2.
メモリカード１０を装着する複数個のメモリカードスロット１１と、指示入力手段４と、メモリカードスロット制御手段１と、表示情報加工手段２と、表示情報加工手段２で作成された情報を表示する表示装置３と、を備えたメモリカード管理装置Ａとした。 - 特許庁 - When recording data store in the memory part 60 or downloaded data on the memory card 62, a control part 100 does not record the data unless the peculiar card number recorded in the memory part 60 is matched with the peculiar card number of the memory card 62 connected to the interface 61.
制御部１００は、メモリ部６０に記憶されるデータやダウンロードしたデータをメモリカード６２に記録する場合には、メモリ部６０に記録されるカード固有番号と、インターフェイス６１に接続されるメモリカード６２のカード固有番号が一致しない限り、データの記録を行わないようにしたものである。 - 特許庁 - By referring to the used/unused flag register 44, an arbitration circuit 43 allows a plurality of parallel memory accesses on condition that no collision occurs between accesses to the same memory in the memory 38_0 to 38_3 by the decode processing part 33, the decode processing part 34, and the prefetch memory update control part 36.
調停回路４３は、使用／未使用フラグレジスタ４４を参照することにより、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６によるメモリ３８＿０〜３８＿３内の同一メモリに対するアクセスが衝突しない限り、複数の並列的なメモリアクセスを可能とする。 - 特許庁 - At the time of erasing, the control circuit applies a third voltage to a gate of at least one dummy memory transistor in a dummy memory string and applies a fourth voltage lower than the third voltage to a gate of other dummy memory transistor in the dummy memory string in the selected cell unit and the unselected cell unit.
また、制御回路は、消去動作時、選択セルユニット及び非選択セルユニットにおいて、ダミーメモリストリング中の少なくとも１つのダミーメモリトランジスタのゲートに第３電圧を印加し、ダミーメモリストリング中の別のダミーメモリトランジスタのゲートに第３電圧よりも低い第４電圧を印加する。 - 特許庁 - When a slave memory card 8 storing data of images or sounds thereon is inserted into a slave side slot 6, a master memory card 9 is inserted into a master side slot 7 and desired image or sound data transfer is instructed, a control part 31 transfers data of desired images or sounds from the slave memory card 8 to the master memory card 9.
子側スロット６に画像や音声のデータが記憶された子メモリカード８を挿入し、親側スロット７に親メモリカード９を挿入し、所望の画像や音声のデータ転送を指示すると、制御部３１は子メモリカード８から親メモリカード９へ所望の画像や音声のデータを転送する。 - 特許庁 - The output circuit includes a transfer control part transferring the data stored in each primary memory to a secondary memory according to the amount of the data stored in the plurality of primary memories storing the data and one secondary memory integrating and outputting the data stored in each primary memory.
本願の開示する技術は、データを記憶する複数の一次メモリと、各一次メモリに記憶されたデータを集約して出力する一つの２次メモリと、に記憶されたデータの蓄積量に応じて、各一次メモリに記憶されたデータを２次メモリに転送する転送制御部を備える。 - 特許庁 - A display control circuit reads the display images from the standard frame memory and the expansion frame memory and, if an overlay flag is set for the display images read from the standard frame memory, selects the ultrahigh-definition images read from the expansion frame memory for display on a display device.
表示制御回路は、標準フレームメモリ及び拡張フレームメモリから表示イメージを読み出し、標準フレームメモリから読み出した表示イメージにオーバーレイフラグが設定されている場合には、拡張フレームメモリから読み出した超高精細イメージを選択して表示装置に表示させる。 - 特許庁 - When peripheral equipment 2 is newly added, a software managing means 5 for peripheral equipment of a controller 1 copies a control program for peripheral equipment stored in a back-up memory 17 to a program memory 9, and copies the data of a parameter memory 18 to a data memory 11.
周辺装置２が新たに追加されたものである場合、制御装置１の周辺装置用ソフトウエア管理手段５は、バックアップメモリ１７に格納されている周辺装置用制御プログラムをプログラムメモリ９にコピーすると共に、パラメータメモリ１８のデータをデータメモリ１１にコピーする。 - 特許庁 - An SD memory card system is composed of a host device 100 which has a card interface 101, a storage device 102 and a system memory 104; and a SD memory card 200 which has a terminal 206, an input/out interface driver 210, a memory part 220, a card control part 230 and a ROM 243.
ＳＤメモリカードシステムは、カードインタフェース１０１、記憶装置１０２、及びシステムメモリ１０４を有するホスト機器１００と、端子２０６、入出力インタフェースドライバ２１０、メモリ部２２０、カード制御部２３０、及びＲＯＭ２４３を有するＳＤメモリカード２００から構成されている。 - 特許庁 - The storage device includes a storage memory, a cache memory storing cache to the storage memory, backup means that performs backup at interruption of a power supply, and control means that controls the size of the cache to the cache memory and changes the size according to the fatigue of the backup means.
記憶用メモリと、この記憶用メモリへのキャッシュを担うキャッシュメモリと、このキャッシュメモリへのキャッシュサイズを制御する制御手段と、電源断時のバックアップを行うバックアップ手段とを備え、このバックアップ手段の疲弊に応じて前記制御手段は前記キャッシュサイズを変える記憶装置。 - 特許庁 - To safely transfer data in a programmable circuit (CP) provided with at least one control unit (UC), a read-only memory(ROM1) provided with transfer data, a writable memory(RAM1) and a data bus(DBUS) connected between the read-only memory(ROM1) and the writable memory (RAM1).
少なくとも１つの制御ユニット（ＵＣ）、転送データを有する読取専用メモリ（ＲＯＭ１）、書込み可能なメモリ（ＲＡＭ１）、および読取専用メモリ（ＲＯＭ１）と書込み可能なメモリ（ＲＡＭ１）間に接続されるデータバス（ＤＢＵＳ）を備えるプログラム可能な回路（ＣＰ）において安全にデータを転送する。 - 特許庁 - A data processing device comprises a data memory 418, and a non-stalling write-back control circuit 425 that, when a write instruction to write data to the data memory ends in a write error due to a cache miss or memory access contention, continues executing subsequent instructions unless they are a memory access instruction.
データメモリ４１８と、該データメモリにデータを書き込む書込命令がキャッシュミス或いはメモリアクセス競合により書き込み失敗となった場合に、メモリアクセス命令ではない限り後続命令を実行し続けるノンストーリングライトバック制御回路４２５と、を備えるように構成する。 - 特許庁 - A memory power control method operates the garbage collection for collecting objects which have become unnecessary in a mass, by using a computer having a memory with the electric power saving mode, and assigns the objects to memory blocks obtained by dividing an address space of the memory with a predetermined fixed size.
本発明に係るメモリ電力制御方法は、省電力モードを備えるメモリを有するコンピュータを用いて、不要となったオブジェクトをまとめて回収するガベージコレクションを動作させ、メモリのアドレス空間を所定の固定サイズで分割したメモリブロックにオブジェクトを割り当てる。 - 特許庁 - By making a control circuit and a voltage generating circuit required for memory operation as a common circuit independently of plural memory integrated circuits, overlapping lines of a conduction path and area of memory chip can be reduced, while expansion of memory capacity and standardization of a circuit device are easily performed.
メモリ操作に必要な制御回路および電圧発生回路を複数のメモリ集積回路から独立した共用回路とすることにより、通電路の重複線路、およびメモリ本体チップの面積を減少させるとともにメモリ容量の拡充および回路装置の標準化を容易にした。 - 特許庁 - When a memory chip CC2 is selected by a memory control device CC1, an internal circuit of a switching circuit 27 is switched by a switching signal SWS2 so as to input a selection signal S2 outputted from an internal circuit 40 to the predetermined memory terminal of the memory chip CC2.
メモリ制御装置ＣＣ１によってメモリチップＣＣ２が選択されると、内部回路４０から出力される選択信号Ｓ２がメモリチップＣＣ２の所定のメモリ端子へ入力されるように、切替信号ＳＷＳ２によって切替回路２７の内部回路が切替えられる。 - 特許庁 - To provide a memory device capable of extending the life of a flash memory by averagely using physical blocks of the flash memory in adaptation of a file management system which tends to frequently use a low-order logical address such as MS-DOS, and a control method of nonvolatile memory.
ＭＳ−ＤＯＳのように下位の論理アドレスが頻繁に使用される傾向があるファイル管理システムを採用した場合、フラッシュメモリの物理ブロックを平均的に使用し、フラッシュメモリの寿命を長くすることができるメモリ装置および不揮発性メモリの制御方法を提供する。 - 特許庁 - A nonvolatile semiconductor storage device relating to one embodiment includes a memory cell array provided with a plurality of memory cells, and a control circuit for applying read-out voltage to a selected memory cell and also applying read-out pass voltage to a non-selected memory cell to execute read-out operation.
一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、選択メモリセルに読み出し電圧を印加するとともに、非選択メモリセルに読み出しパス電圧を印加して読み出し動作を実行する制御回路とを備える。 - 特許庁 - By providing a memory initialization circuit 6, a power up sequence to set a state that a control command from the outside of the memory is acceptable is executed to the memory by a power up sequence part 63 according to the buildup of the power source VCC2 of the memory detected by a power detecting circuit part 61.
メモリ初期化回路６を設けて、電源検出部６１で検出されたメモリの電源ＶＣＣ２の立ち上がりに応じて、パワーアップシーケンス部６２でメモリに対してメモリ外部からの制御コマンドを受け入れ可能な状態とするためのパワーアップシーケンスを実行する。 - 特許庁 - In a magnetic memory device having a memory cell array 2 provided with a plurality of memory cells 60 having a magneto resistive element 61, the device is provided with a refresh control section reading information stored in the memory cell and performing refresh operation rewriting the information immediately after the information is read out.
磁気抵抗効果素子６１を有する記憶セル６０を複数個備えた記憶セルアレイ２を有する磁気記憶装置において、記憶セルに格納された情報を読み出し、この読み出した情報をその直後に再書き込みするリフレッシュ動作を行うリフレッシュ制御部を備えている。 - 特許庁 - This actuator is provided with the shape memory alloy 1, the thermoelectric module 4 for heating and cooling the shape memory alloy 1, a bias member 6 for imparting prestrain to the shape memory alloy 1, and a control part for controlling a deformation amount of the shape memory alloy 1 by a current-carrying quantity to the thermoelectric module.
形状記憶合金１と、該形状記憶合金１の加熱冷却用の熱電モジュール４と、上記形状記憶合金１に予歪みを与えるバイアス部材６と、形状記憶合金１の変形量を熱電モジュールへの通電量で制御する制御部とを備える。 - 特許庁 - The display control system is provided with a dual port memory in which display data are written via a first bus, a memory for display in which the display data are written for the purpose of performing display in the display device based on the display data and a second bus for connecting the dual port memory with the memory for display.
表示制御システムは、第一のバスを介して表示データが書き込まれるデュアルポートメモリと、記表示データに基づいて表示装置において表示を行うために表示データが書き込まれる表示用メモリと、デュアルポートメモリと表示用メモリを接続する第二のバスを有する。 - 特許庁 - The control circuit sets the MMC memory card mode or the SD memory card mode according to difference between command codes (CMD1 and ACMD41) of a prescribed command for transiting a state of the memory card from an idle state to a ready state or a disable state when performing recognition processing of the memory card.
制御回路は、メモリカードの認識処理に際して、メモリカードの状態をアイドル状態からレディー状態又は動作不能状態へ遷移させるための所定コマンドのコマンドコード（ＣＭＤ１とＡＣＭＤ４１）の相違に応じて前記ＭＭＣメモリカードモード又はＳＤメモリカードモードを設定する。 - 特許庁 - The program executing means 2 calculates memory capacity required to store an internal state of the program, a memory control means 4 calculates remaining storage capacity of the memory part 5, and content state of the program to be stored in the memory part 5 is determined on the calculation results.
また、プログラム実行手段２によりプログラムの内部状態の保存に必要なメモリ容量を算出し、メモリ制御手段４によりメモリ部５の残りの保存容量を算出し、それらの算出結果に基づいてメモリ部５に保存すべきプログラムの内容状態を決定する。 - 特許庁
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