「data buses」を含む例文一覧(339)
＜前へ 1 2 3 4 5 6 7 次へ＞- Buses having the same signal transmission direction are constituted so as to analyze crosstalk noise only for the buses in the same signal transmission direction on the basis of circuit data which discriminate buses having the same signal transmission direction and busses having the reverse signal transmission direction.
信号の伝送方向が同方向であるバスと、逆方向であるバスとが区別された回路データに基いて、信号の伝送方向が同方向であるバスについては、同方向についてのみクロストークノイズの解析を行うように構成する。 - 特許庁 - A master system and a slave system are separated by data buses for the memory controllers to ensure independence of each system.
また、主系、従系をメモリコントローラのデータバスにて切り分けを行ない、それぞれの系の独立性を確保した。 - 特許庁 - When the PMOS 3, 4 are turned on, the pair of data buses DB, DB/ are connected to the potential VDD, and the noise is reduced.
ＰＭＯＳ３，４がオンすると、データバス対ＤＢ，ＤＢ／が電位ＶＤＤに接続され、ノイズが低減される。 - 特許庁 - To provide a data processor capable of preventing reduction of processing performance of the whole system using a plurality of buses.
複数バスを用いたシステム全体の処理性能の低下を防ぐことが可能なデータ処理装置を提供する。 - 特許庁 - To exactly and speedily transfer data, which are required for transmitting a transaction between buses, between two controllers.
バス間でトランザクションを伝達するために必要なデータを２つのコントローラ間で正確、且つ迅速に転送する。 - 特許庁 - The semiconductor memory system comprises a memory controller, N system data buses, and a first to P-th memory module groups.
半導体メモリシステムは、メモリコントローラ、Ｎ個のシステムデータバス及び第１ないし第Ｐメモリモジュール群を具備する。 - 特許庁 - A semiconductor memory is composed of plural banks, a cannel memory 3, a data control circuit 4, and buses 21-23.
半導体記憶装置を複数のバンク、チャンネルメモリー３、データ制御回路４、バス２１〜２３とから構成する。 - 特許庁 - The line groups consists of, for example, an analogue signal line 31, data buses 32, 33, a communication line 34, and a power line 35.
線路群は、例えば、アナログ信号線３１、データバス３２、３３、通信線３４、電力線３５、等より成る。 - 特許庁 - The scan chain gives respective bits to a multi-bit status storage data language to store them in the memory via the system buses.
スキャン・チェーンはそれぞれのビットを多ビット状態保存データ語に与え、システム・バスを介してメモリに記憶する。 - 特許庁 - For a fault diagnosis of data buses 2, 5, 6 and 7 using diagnostic data, the diagnostic data is created by a CPU 1 through statistical processing using random numbers.
データバス２、５、６、７の異常診断を診断用データを用いて行う際に、診断用データの作成を乱数を用いた統計処理によりＣＰＵ１でおこなう。 - 特許庁 - Responsive to determining that the data is stored on the first cache, a bus in a plurality of buses is identified on which to return the data forming an identified bus.
データが第１のキャッシュ上に格納されているという判断に応答して、複数のバスのうちデータを戻すべき一のバスを識別する。 - 特許庁 - The control means 103 also has a data path switch, with which each data bus of the processor bus 111, the memory bus 112 and the system bus 113 is connected to transfer mutually data on the data buses according to the data bus control signals.
又、この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのデータバスが接続され、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータパスイッチを有する。 - 特許庁 - This system includes plural input data buses 201, a multi-bit/ multi-bus selector 14 which has the data, data effective output 205, orthogonal cheek output 206 and plural input bus ports to receive the signals from the buses 201 and also are connected to the buses 201.
このスケーラブル・セレクタ論理は、従来技術からの制御を受け入れるように入力制御によって制御され、２個以上の制御信号が活動状態である状態を監視するためのさらなる直交性チェッカと、入力データ・バスのいずれかが出力に選択されたかどうかを判断するためのさらなるデータ有効論理とを提供するデータ・セレクタを含む。 - 特許庁 - When noise is superimposed on a pair of data buses DB, DB/ previously pre-charged at a potential VDD and potential is varied, the noise is detected by a NOR circuit 1 into which the potential of the pair of data buses DB, DB/ are inputted, and a detected signal is outputted.
予め電位ＶＤＤにプリチャージされたデータバス対ＤＢ，ＤＢ／にノイズがのり、電位が変化すると、該データバス対ＤＢ，ＤＢ／の電位を入力とするＮＯＲ回路１がノイズを検出し、検出信号を出力する。 - 特許庁 - A master 6 executes the exchange of data with modules 41, 42, 51 and 52 on first and second external buses 2 and 3 and executes the exchange of data mutually among the respective modules 41, 42, 51 and 52 on the first and second external buses 2 and 3.
マスター６は、第１及び第２の外部バス２，３上のモジュール４__1，４_2，５_1，５_2と自己の間でのデータの送受信を実行し、また、第１及び第２の外部バス２，３上の各モジュール４_1，４_2，５_1，５_2同士のデータの送受信を実行させる。 - 特許庁 - This bus system 1 comprises: a plurality of buses 11a, 11b; bridges 12a, 12b connecting the buses 11a, 11b; the memory 13 storing the data; the memory controller 14 directly accessing the memory 13; the bus master 15 requiring the writing or reading of the data; and a writing completion notifying device 16.
バスシステム(1)は、複数のバス(11a,11b)、バス(11a,11b)を接続するブリッジ(12a,12b)、データを記憶するメモリ(13)、メモリ(13)に直接アクセスするメモリコントローラ(14)、データの書き込みや読み出しを要求するバスマスタ(15)、および、書き込み完了通知器(16)より成る。 - 特許庁 - The processing system comprises a multiport memory module having N ports, N data communication buses and N hardware acceleration modules that communicate with a respective one of the N ports on a respective one of the N data communication buses.
処理システムは、Ｎ個のポートを有するマルチポートメモリモジュール、Ｎ個のデータ通信バス、及び、それぞれＮ個のデータ通信バスのうちの一つ上でＮ個のポートのうち一つのポートと通信するＮ個のハードウェア高速化モジュールを備える。 - 特許庁 - This data transfer controller of IEEE1394 is provided with first buses 90, 92 and 94, second buses 96 and 98, third buses 100-109 and a forth bus 110 electrically connected to the application of a poststage, a CPU 66, a PHY chip and a RAM 80.
ＩＥＥＥ１３９４のデータ転送制御装置において、後段のアプリケーション、ＣＰＵ６６、ＰＨＹチップ、ＲＡＭ８０に電気的に接続される第１のバス９０、９２、９４、第２のバス９６、９８、第３のバス１００〜１０９、第４のバス１１０を設ける。 - 特許庁 - A plurality of data line selection circuit 5 are provided corresponding to each of the first data buses, and connect selectively one pair out of a plurality of pairs of first data lines to one pair out of the pairs of second data line.
複数のデータ線選択回路５は第１のデータバスのそれぞれに対応して設けられ、複数の第１のデータ線対のうちの１対を第２のデータ線対のうちの１対に選択的に接続する。 - 特許庁 - A sound source/EFP 1 generates the musical sound data giving effect due to delay by using the waveform data and the musical sound data read from the waveform memory 2 and the delay memory 3 through the data buses 6-1 and 6-2.
音源/EFP1は、データバス6-1,6-2を通して波形メモリ2および遅延メモリ3から読み出された波形データおよび楽音データを用いて、遅延によるエフェクトが付与された楽音データを生成する。 - 特許庁 - Data buses 164d, 164e are provided with eight data lines (8-bit) for connecting a connector 164c, a buffer 164a, and a bus 166 to each other.
データバス１６４ｄ及び１６４ｅは、８本のデータ線（８ｂｉｔ）を備え、コネクタ１６４ｃ、バッファ１６４ａ、バス１６６とを接続する（図８参照）。 - 特許庁 - The adapters 12a to 12c control data transfer between the bus 11 and I/O ports 14a to 14c and the bridge 13 controls data transfer between the buses.
アダプタ１２ａ〜１２ｃによりバス１１とＩ／Ｏポート１４ａ〜１４ｃとの間のデータ転送が制御され、ブリッジ１３によりバス間のデータ転送が制御される。 - 特許庁 - A plurality of first data buses DB11-DB14 arranged between two cell arrays, and have a plurality of pairs of first data lines arranged in the row direction.
複数の第１のデータバスDB11‐DB14は、２個のセルアレイ３の相互間に配置され、行方向に配置された複数の第１のデータ線対を有している。 - 特許庁 - Mismatching of data transfer which may be generated by asynchronously setting the data band widths of respective buses is absorbed by buffer parts 50a to 50d.
また、各バスのデータ帯域幅を非対称に設定したことにより発生するデータ転送の非整合を、バッファ部５０ａ〜５０ｄを設けて吸収する。 - 特許庁 - To perform data transfer more suitably when a host device and device apparatus are connected to each other through a connector having a plurality of independent data buses.
独立した複数のデータバスを有するコネクタを介してホスト装置とデバイス装置とを接続する場合のデータ転送をより好適に実行可能とする。 - 特許庁 - To provide a technology for appropriately coping with an error generating when data is sent using a plurality of buses.
複数のバスを用いたデータ送信時に発生するエラーに対しより適切に対応可能とするため技術を提供する。 - 特許庁 - One register inside the register block is selected and further one of the data buses from the register block is selected corresponding to the address signals.
レジスタブロック内のレジスタを１つ選択し、さらに、アドレス信号に従ってレジスタブロックからのデータバスの１つを選択する。 - 特許庁 - To suppress an increase of buses of a CDMA type data transmission device in number even when multiplicity is made large.
ＣＤＭＡ方式によるデータ送信装置において、多重度を大きくした場合であってもバス数の増加を抑える。 - 特許庁 - To simply change a block size of transferred data of a system for executing DMA transfer via a buffer between different buses.
異なるバス間でバッファを介してＤＭＡ転送するシステムの転送データのブロックサイズを簡単に変更可能とする。 - 特許庁 - To enable only a transmission side to assign a path while evading a failure bus in a data transmission using a plurality of buses.
複数のバスを利用したデータ送信において、送信側のみで故障バスを回避して経路割り当てを行なうこと。 - 特許庁 - When the potential levels of the bit lines BLXn and BLZn are reverse, the logics of the data buses DBX and DBZ are inverted.
ビット線ＢＬＸｎ，ＢＬＺｎの電位レベルが逆のときは、データバスＤＢＸ，ＤＢＺの論理が反転する。 - 特許庁 - When encoding the data, the transmission circuit TX uses such a combination that the number (k) of buses driven to the logical level 'H' and the number (k) of buses driven to the logical level 'L' become the same.
送信回路ＴＸは、データの符号化を行う際に、論理レベル‘Ｈ’に駆動するバスの本数（ｋ本）と論理レベル‘Ｌ’に駆動するバスの本数（ｋ本）が同数となるような組み合わせを用いる。 - 特許庁 - The master 6 sends transmitting side and receiving side address information onto the external buses 2 and 3 and can directly exchange data between the modules on the same or different external buses 2 and 3.
マスター６は、送信側及び受信側のアドレス情報を外部バス２，３上に送出して、同一或いは異なる外部バス２，３上にあるモジュール間での直接的なデータの送受信を可能としている。 - 特許庁 - A CPU 11 controls the connection of the data buses of two memories 18 and 20, connects the data bus of a sound source section 22 to the data bus of one of the memories 18 and 20 and connects the data bus of the other memory bus to the data bus of a serial interface 14.
ＣＰＵ１１は、２つのメモリ１８及び２０のデータバスの接続を制御して、音源部２２のデータバスと一方のメモリとのデータバスを接続するとともに、他方のメモリのデータバスとシリアルインタフェース１４のデータバスとを接続する。 - 特許庁 - To provide a semiconductor integrated circuit which permits the selection of lines of data buses for inputting data when the bit count of a data bus used for inputting data to be written in a RAM is different from the bit count of input data.
ＲＡＭに書き込むデータを入力するために用いられるデータバスのビット数と入力データのビット数とが異なる場合に、データを入力するデータバスのラインを選択することができる半導体集積回路を提供する。 - 特許庁 - To provide a bus control system for a fast LAN interface capable of performing data transfer with fast Ethernet by using a plurality of data transfer buses in a system which holds a plurality of internal buses for data transfer and houses a fast Ethernet LAN such as gigabit Ethernet.
データ転送用の内部バスを複数保持し、ギガビットイーサネットなど高速なイーサネットＬＡＮを収容しているシステムにおいて、複数のデータ転送バスを使用して高速なイーサネットとのデータ転送を可能とすることを特徴とする高速ＬＡＮインタフェースのバス制御方式を提供する。 - 特許庁 - Low power consumption and high rate data transfer are realized by providing the liquid crystal display device with a selector for separating a data latch bus and a data transfer bus from each other, and thereby making only the buses in operation operate but making the buses on standby into halt state of operation by being fixed to L or H.
本発明では、データラッチ用バスとデータ転送用バスを分離するセレクタを設けることで、動作時のバスのみ動作させ、待機中のバスはＬ固定もしくはＨ固定にして動作停止状態にすることで、低消費電力化と高速データ転送が可能となる。 - 特許庁 - To provide a semiconductor memory device having constitution in which data buses for only write of data and only read of data are arranged independently and in which a burn-in test can be performed in a short period of time.
データ読出専用およびデータ書込専用のデータバスをそれぞれ独立に設けた構成を有し、かつ短時間でバーンイン試験を実行可能な半導体記憶装置を提供する。 - 特許庁 - To realize more efficient data transfer by dynamically assigning the size of a buffer to be used for the data transfer in a bus bridge device for performing data transfer between a plurality of buses.
複数のバス間におけるデータ転送を行うバスブリッジ装置において、そのデータ転送の際に用いるバッファのサイズを動的に割り当てることで、より効率的なデータ転送を実現する。 - 特許庁 - Local buffers 13 to 15 are respectively made to correspond to a plurality of respective buses 10 to 12, and data are respectively inputted and outputted between a bus 1 and the buses 10 to 12, so as to absorb the speed difference of a transfer speed on the basis of the difference of bit width between the bus 1 and the buses 10 to 12.
複数のバス１０のそれぞれにはローカルバッファ１３〜ローカルバッファ１５がそれぞれ対応づけられており、バス１とバス１０〜バス１２とのビット幅の相違に基づく転送速度の速度差を吸収するよう、バス１とバス１０〜バス１２のそれぞれとの間でデータの入出力を行う。 - 特許庁 - Local buffers 13 to 15 are made to correspond to buses 10 respectively and data are inputted and outputted between a bus 1 and the buses 10 to 12 so as to absorb differences in transfer speed based upon differences in bit width between the bus 1 and buses 10 to 12.
複数のバス１０のそれぞれにはローカルバッファ１３〜ローカルバッファ１５がそれぞれ対応づけられており、バス１とバス１０〜バス１２とのビット幅の相違に基づく転送速度の速度差を吸収するよう、バス１とバス１０〜バス１２のそれぞれとの間でデータの入出力を行う。 - 特許庁 - Each independent address register write signal, extended data register write signal, and port data write signal is generated by using the interface signal of a printer port, and a general I/O bus 14 constituted of 8 output data buses, 6 address buses, 4 input data buses, and 1 interrupt control signal is constructed, and plural quickly controllable I/O ports can be directly connected from the CPU of a personal computer.
プリンタポ−トのインタ−フェイス信号を使って，各々が独立な，アドレスレジスタ書出し信号，拡張デ−タレジスタ書出し信号，及び，ポ−トデ−タ書出し信号を生成し，出力デ−タバス８本，アドレスバス６本，入力デ−タバス４本，割込み制御信号１本からなる汎用Ｉ／Ｏバス１４を構築して，パソコンのＣＰＵから直接，高速に制御可能な多数のＩ／Ｏポートを接続可能にする。 - 特許庁 - The host device 1 is provided with a host side data division coupler 11 having a function to divide data received from a higher order layer into prescribed division sizes and transmit them to a bridge by using a plurality of host buses selected from among the host buses in accordance with the device use status and a function to couple data received from the bridge via the plurality of host buses and transmit them to the higher order layer.
ホスト装置１は、上位層から受信したデータを所定の分割サイズに分割し、ホストバスの中からデバイスの使用状況に応じて選択した複数のものを用いてブリッジに送信する機能と、ブリッジから複数のホストバスを介して受信したデータを結合して上位層に送信する機能とを備えたホスト側データ分割結合器１１を備えている。 - 特許庁 - As the data buses DB, /DB has large parasitic capacity, complementary data of small amplitude can efficiently be transmitted at high speed at the time of read-out and write-in of data by providing such a data bus amplifier at the middle part.
データバスＤＢ，／ＤＢは寄生容量が大きいため、このようなデータバスアンプを中間部分に設けることにより、データの読出、書込の際に小振幅の相補データを高速に、効率的に伝達することができる。 - 特許庁 - To provide a data transfer device by which a processor guarantees that data transfer of data to be read from a memory to a memory has ended when data transfer is operated through a plurality of buses to the memory without using any processor.
プロセッサを介さずに複数のバスを介してメモリへデータ転送が行われる場合に、プロセッサがメモリから読み込むデータの、メモリへのデータ転送が終了していることを保証するデータ転送装置を提供する。 - 特許庁 - Thus, by adjusting a potential difference between a pair of data buses in the sense amplifier, the offset voltage of the sense amplifier is corrected.
こうすることで、センスアンプにおける一対のデータバス間の電位差を調整することで、センスアンプのオフセット電圧を補正する。 - 特許庁 - To provide a bus control system capable of efficiently performing data transfer between a plurality of bus slaves connected to different buses.
異なるバスに接続された複数のバススレーブ間のデータ転送を効率的に行うことができるバス制御システムを提供する。 - 特許庁 - A plurality of communication apparatuses are connected to communication buses comprising multiplexed data signal lines and multiplexed control signal lines.
多重化されたデータ信号線と多重化された制御信号線からなる通信バスに通信装置を複数台接続する。 - 特許庁 - This data transfer device comprises: a processor 11; a main memory 13; and a DMAC 22 connected through a plurality of buses to the main memory 13.
データ転送装置１は、プロセッサ１１と、主メモリ１３と、主メモリ１３と複数のバスを介して接続されたDMAC２２とを含む。 - 特許庁 - To provide a control method for improving performance of transaction and data transfer between a first and second expansion buses.
第１及び第２の拡張バス間におけるトランザクションとデータの転送のパフォーマンスを向上させる制御方法を提供する。 - 特許庁
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