「data buses」を含む例文一覧(339)
＜前へ 1 2 3 4 5 6 7 次へ＞- The memory system further includes respective dedicated serial data buses and/or control buses configured to couple respective ones of the memory device sets to a memory controller 360 external to the at least one memory module.
前記メモリシステムは、それぞれの前記メモリデバイスセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列データバスおよび／またはコントロールバスを備える。 - 特許庁 - The apparatus is equipped with a coming/seeing-off data storage means which stores coming/seeing-off data on customers at a plurality of facilities and an operation data generating means which generates operation information on buses according to the coming/seeing-off data stored in the coming/ seeing-off data storage means.
複数の施設における顧客の送迎に関する送迎データを記憶する送迎記憶手段と、送迎記憶手段に記憶された送迎データに基づいてバスの運行情報を生成する運行データ生成手段とを装備する。 - 特許庁 - To provide a technique for suppressing an increase in frequency of a clock signal as much as possible during transmission and reception of data while decreasing the number of data buses as much as possible.
データの送受信に際して、データバスの本数を極力減少させつつも、クロック信号の周波数が大きくなることを極力抑制する技術を提供する。 - 特許庁 - A data transfer part 124 is provided with a counter 119, a multiplexer 120 for selecting one of data buses 115, 135 and 155 from the respective blocks and address translators 117, 137 and 157 for generating the address signals of respective blocks.
データ転送部124に、カウンタ119と、各ブロックからのデータバス115、135、155の１つを選択するマルチプレクサ120と、各ブロックのアドレス信号を生成するアドレス変換器117、137、157を設ける。 - 特許庁 - Afterwards, 'L' data signals DT1-DTn are outputted via NOR 311-31n and PMOS 321-32n of a discharge part 30 to data buses 401-40n.
その後、“Ｌ”のデータ信号ＤＴ１〜ＤＴｎが、ディスチャージ部３０のＮＯＲ３１_１〜３１_ｎ及びＰＭＯＳ３２_１〜３２_ｎを介して、データバス４０_１〜４０_ｎに出力される。 - 特許庁 - Positive/negative logic mixing data buses 102, 108 included in a multiplication circuit 100 transmit n (n≥2) bit data in which positive logic and negative logic for bit logic are mixed.
乗算回路１００が備える正負論理混在データバス１０２，１０８は、ビットの論理が正論理と負論理とが混在しているｎ（ｎ≧２）ビットのデータを伝送する。 - 特許庁 - To solve the problem that a memory defect cannot be decided only from the data outputted through latch circuits from a pair of read data buses, when a memory test is carried out by address degradation.
アドレス縮退によりメモリテストを行った時は、１対のリードデータバスからにラッチ回路を通じて出力されるデータだけではメモリ不良を判定できない。 - 特許庁 - To provide a data transferring circuit which validly utilizes existing buses, provides efficient data transfer, and reduces a substrate area.
本発明は、存在するバスを有効活用し、効率的なデータ転送を提供するとともに、基板面積の縮小化することが可能なデータ転送回路を提供する。 - 特許庁 - At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.
マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁 - Sub-buses 5-1 to 5-m store the distributed data for each of the bus slaves 3-1 to 3-m, and extract and transfer the highest-priority data for each of the bus slaves 3-1 to 3-m from among the data.
サブバス５−１〜５−ｍは、分配されたデータをバススレーブ３−１〜３−ｍ毎に複数保持し、その中からバススレーブ３−１〜３−ｍ毎に最も優先度の高いデータを抽出して転送する。 - 特許庁 - To sufficiently exercise an effect to shorten data processing time by shortening the data processing time when data is transferred between a system bus and a local bus and providing two systems of buses.
システムバスとローカルバスとの間でデータのやり取りを行う場合におけるデータ処理時間を短縮し、２系統のバスを設けてデータ処理時間の短縮を図るという効果を十分に発揮する。 - 特許庁 - To solve the problem that a waiting time or a talking time is made short by memory access of a master-side CPU of data buses when two CPUs are connected through one data bus, since an input buffer, an internal circuit, etc. of CPU connected to the data bus as a slave are unnecessarily actuated by variation of signal lines such as data buses to make an unnecessary current flow.
２つのＣＰＵを一方のデータバスで接続する場合、データバスのマスタ側ＣＰＵがメモリアクセスを行なうと、データバス等の信号線の変化がデータバスにスレーブとして接続されているＣＰＵ側の入力バッファや内部回路等を不要に動作させてしまい、不要な電流が流れてしまうために、待ち受け時間や通話時間が短くなってしまう。 - 特許庁 - A switching device 100, arranged between the common memory of the LAN and a transmission/reception control part, is provided with reception data bus control circuits 101-104 provided corresponding to bit sliced reception data buses 151-153, and plural transmission data bus control circuits 105-108 provided corresponding to bit sliced transmission data buses 154-158.
ＬＡＮの共通メモリ７２０と送受信制御部７１１〜７１４間に配置されるスイッチング装置１００は、ビットスライスされた受信データバス１５１〜１５４に対応して設けられた複数の受信データバス制御回路１０１〜１０４と、ビットスライスされた送信データバス１５４〜１５８に対応して設けられた複数の送信データバス制御回路１０５〜１０８とを備える。 - 特許庁 - To provide an image forming device and its control method capable of reducing the number of data buses connected to an image-processing circuit.
画像処理回路に接続されるデータバスの本数を減らすことができる画像形成装置およびその制御方法を提供する。 - 特許庁 - Data pines and instruction pins of the memory 400 share the buses where the memory 420 is connected to the section 400.
フレームメモリ４２０がデータ階調信号補正部４００と接続するバスを、フレームメモリ４００のデータピンと命令ピンが共有している。 - 特許庁 - To provide a memory control device capable of sharing a memory bus, reducing the number of buses and securing a fixed data transfer rate.
ローカルメモリに対して、共有バスを介して複数のメモリコントローラでそのアクセスを制御しようとしたとき、データの干渉が発生する。 - 特許庁 - A medication circuit 74 performs mediation for establishing a data route between one of the first, second and third buses and the forth bus.
調停回路７４は、第１、第２、第３のバスのいずれかと第４のバスの間にデータ経路を確立するための調停を行う。 - 特許庁 - In addition, the manager possessing the plurality of buses 3a-3n can utilize the map data in the common Web server 1 through the telephone line 2.
しかも、複数のバス３ａ〜３ｎを保有する管理者が、電話回線２を通じて共通のＷｅｂサーバ１にある地図データを利用できる。 - 特許庁 - To extend wireless connectivity for data communication to users in transiting public transport vehicles such as airliners, corporate aircrafts, buses, trains and the like.
定期航空機、社用飛行機、バス、鉄道などの公共輸送手段内のユーザにデータ通信の無線接続性を拡張すること。 - 特許庁 - At the time of checking a data bus, hexadecimal data '01', '02', '04', '08', '10', '20', '40', and '80' are written in the arbitrary address buses of memories 2 and 3, and whether or not read data are coincident respectively with data before written is confirmed and checked.
データバス７のチェック時には、メモリ２，３の任意のアドレスバス６に対して１６進法のデータ「０１」、「０２」、「０４」、「０８」、「１０」、「２０」、「４０」、「８０」を書き込んで、それぞれ読み出したデータが書き込み前のデータとの同一を確認してチェックする。 - 特許庁 - This device is provided with reading data buses RDB, and /RDB corresponding to memory mats MAT1 and MAT 2, a sense amplifier SA for detecting read data according to a passed current difference thereof, an input node for the sense amplifier SA, and a switch RDBSW capable of switching a connection relation between the reading data buses RDB and /RDB.
メモリマットＭＡＴ１，ＭＡＴ２に対応して読出データバスＲＤＢ，／ＲＤＢと、これらに生じる通過電流差に応じた読出データを検知するセンスアンプ部ＳＡと、センスアンプ部ＳＡの入力ノードと、読出データバスＲＤＢ，／ＲＤＢとの接続関係を切替可能なスイッチＲＤＢＳＷとを設ける。 - 特許庁 - This microcomputer is provided with a 2nd CPU 2 separately having a bus for a program and a bus for data apart from a 1st CPU 1, separates the buses (IDB and IAB) used by the 1st CPU from the buses (DTAB and DTDB) on which the 2nd CPU reads instructions and parallelly enables the 1st CPU to use the buses and the 2 CPU to read the instructions.
第１のＣＰＵ（１）の他に、プログラム用のバスとデータ用のバスを別に持つ第２のＣＰＵ（２）を設け、第１がＣＰＵの使用するバス（ＩＤＢ，ＩＡＢ）と第２のＣＰＵが命令をリードするバス（ＤＴＡＢ，ＤＴＤＢ）を分離し、第１のＣＰＵのバス使用と第２のＣＰＵの命令リードを並列可能にする。 - 特許庁 - The unit has a bridge 115 for transferring a transaction between a first and second PCI buses, a DMA 107 for transferring data between the first and second PCI buses, and an order control unit 110 for controlling order of each transfer.
第１及び第２のＰＣＩバス間でトランザクションを転送するブリッジ１１５と、第１及び第２のＰＣＩバス間でデータ転送を行うＤＭＡ１０７と、それぞれの転送の順序を制御する順序制御部１１０とを有する。 - 特許庁 - After the transistor M2i for selecting the second column is made a cut off state, electric charges of floating capacitors Ci, CBi pre-charging data buses IOT, ION by a pre-charge circuit 16i, and potentials of the data buses IOT, ION and connection points Ai, ABi, are reached to a pre-charge level.
第２のカラム選択用トランジスタＭ２ｉを遮断状態にしてから、プリチャージ回路１６ｉにより、データバスＩＯＴ，ＩＯＮをプリチャージしつつ、浮遊容量Ｃｉ，ＣＢｉの電荷を放電し、データバスＩＯＴ，ＩＯＮ及び接続点Ａｉ，ＡＢｉの電位をプリチャージレベルに到達させる。 - 特許庁 - One bit line and two access data buses per port are used instead of conventional two bit lines and two access devices per port.
従来のSRAMセルのポート当たり2本のビットラインおよびポート当たり2つのアクセスデバイスに換えて、ポート当たり1ビットラインおよび2つのアクセスデバイスを用いる。 - 特許庁 - The communication chip 51 is connected in loop shape with memory chips 53-0, 53-1, 53-2, 53-3 through buses B0, B1, B2, B3, B4 so that data are sequentially transmitted in one direction.
通信チップ51はバスB0,B1,B2,B3,B4を介して、メモリチップ53-0,53-1,53-2,53-3と、データが一方向に順次伝送されるように、ループ状に接続されている。 - 特許庁 - Furthermore, the recording data are transferred in two ways between the unit 20 and units 30A and 30B via the buses 40A and 40B and then edited.
また、親機２０と子機３０Ａ，３０Ｂとの間で、シリアルバス４０Ａ，４０Ｂを介して記録用データを双方向で転送して、編集をする。 - 特許庁 - To provide a relay device between buses which absorbs difference in bit rate between a transmitting source and a transmitting destination, and does not deteriorate transmission efficiency of data.
送信元と送信先のビットレートとの差を吸収し、しかもデータの伝送効率を低下させないバス間中継装置を提供する。 - 特許庁 - The micro controller system has a processor unit 1, sources 2, 19 for the confidential data and buses 8, 15 for connecting the processor unit 1 and the source 2.
マイクロコントローラシステムは，プロセッサユニット（１），機密データのためのソース（２；１９）および，プロセッサユニット（１）とソース（２）を接続するバス（８，１５）を有している。 - 特許庁 - To actualize DMA transfer between a couple of independently controllable buses that a data processor has by adopting simple constitution.
独立に制御可能な一対のバスを有するデータ処理装置において、両バス間のＤＭＡ転送を簡単な構成で実現可能にする。 - 特許庁 - The data transfer part 24 is provided with a counter 19, a multiplexer 20 for selecting one kind of a data bus from the data buses 15, 35 and 55 from each register block and address converters 17, 37 and 57 for generating address signals on the basis of a count value.
データ転送部24に、カウンタ19と、各レジスタブロックからのデータバス15、35、55の中から１種類のデータバスを選択するマルチプレクサ20と、カウント値に基づいてアドレス信号を生成するアドレス変換器17、37、57を設ける。 - 特許庁 - Thus, the number of data buses between the register blocks A13, B33 and C53 and a data transfer part 24 can become one and the number of wiring between the register blocks A13, B33 and C53 and the data transfer part 24 can be reduced.
これにより、レジスタブロックＡ１３、Ｂ３３、Ｃ５３とデータ転送部２４との間のデータバスを１つにでき、レジスタブロックＡ１３、Ｂ３３、Ｃ５３とデータ転送部２４との間の配線数を削減することができる。 - 特許庁 - A DSP includes a set of three data buses over which data may be exchanged with a register bank 120 and three data memories 102, 103 and 104.
可変長命令セットを利用するための通話を処理するデジタル信号回路において、ＤＳＰは３つのデータバスの組を含み、その上でデータはレジスタバンク１２０と３つのデータメモリ１０２，１０３，１０４と交換されることができる。 - 特許庁 - A data bus connecting a master microcomputer mainly performing control, the other microcomputer, and the EEPROM is shared, and data of both the other microcomputer and the EEPROM are transmitted by one pair of data buses.
主として制御を行うマスターマイコンと他のマイコンおよびＥＥＰＲＯＭを接続するデータバスを共有させて、一対のデータバスにより他のマイクロコンピュータとＥＥＰＲＯＭ双方のデータが伝送されるようにした。 - 特許庁 - Local data buses LIOi0-LIOin are installed in accordance with sub-arrays MB#i0-MB#in and a spare local data bus SIOi (i=0-m) is installed in accordance with a spare array SP#i.
各グローバルデータバスＮＧＩＯ１〜ＮＧＩＯｎは両側に配置されるサブアレイに対応するローカルデータバスＬＩＯのいずれかと接続回路ＢＳＧ＃によって選択的に接続される。 - 特許庁 - A transfer switch row 7 where a transfer switch 6 being connected to one end of each data bus GDB is formed with a layout pitch, namely the interval of the data buses GDB, is formed at each of the cell array groups A1 and A2.
各セルアレイ群A1，A2には、各データバスGDB の一端と接続されたトランスファ・スイッチ６をデータバスGDB の間隔であるレイアウトピッチで形成してなるトランスファ・スイッチ列７が形成されている。 - 特許庁 - On receiving a command for transferring the audio data from a CPU 112, the IDE controller 130 controls the data transfer performed through the IDE buses 140, 150 and the external I/F.
ＩＤＥコントローラ１３０は、ＣＰＵ１１２からオーディオデータの転送に関する指令を受け取ると、ＩＤＥバス１４０、１５０および外部Ｉ／Ｆを介して行われるデータ転送を制御する。 - 特許庁 - To reduce the capacity of a data buffer, and to prevent the deterioration of transfer efficiency in a PCI bridge circuit connected to first and second PCI buses for transferring data between PCI devices.
第１と第２のＰＣＩバスに接続され、ＰＣＩデバイス間のデータ転送を行うＰＣＩブリッジ回路において、データバッファの容量を少なくし、転送効率を低下しない。 - 特許庁 - Data read out en bloc from sub-arrays SBA0-SBA1 in a memory cell array 20 are compared by a data bus driving circuit 300, the data bus driving circuit 300 drives potentials of data buses DB, /DB with small amplitude in accordance with this compared result.
メモリセルアレイ２０中のサブアレイＳＢＡ０〜ＳＢＡ１から一括して読み出されたデータは、データバス駆動回路３００により比較され、この比較結果に応じて、データバス駆動回路３００はデータバスＤＢ、／ＤＢの電位を小振幅で駆動する。 - 特許庁 - The circuit 124 sets up the data pattern of diagnosis testing data in each of an address output register 115, a data output register 117 and a bus control output register 119 and instructs the output of the data pattern to respective buses 101 to 103.
バスインターフェース制御回路１２４は診断試験用データのデータパターンをアドレス出力レジスタ１１５と、データ出力レジスタ１１７と、バス制御出力レジスタ１１９とのそれぞれにセットし、各バス１０１，１０２，１０３への出力を指示する。 - 特許庁 - A timing controller 2A branches image data inputted from a graphic controller 11A into a plurality of systems of data and supplies them to a source driver 3A via a plurality of data buses 6A, and also lowers a clock signal to ≤1/2 of the data rate of video data and outputs the signal.
タイミングコントローラ２Ａは、グラフィックコントローラ１１Ａから入力する画像データを複数系統のデータに分岐して、複数のデータバス６Ａを介してソースドライバ３Ａに供給するとともに、クロック信号を映像データのデータレートの１／２以下に低下させて出力する。 - 特許庁 - The three-forked connection control means 103 is provided with a bus/memory connection controller to which the address buses and control buses of the processor bus 111, the memory bus 112, and the system bus 113 are connected for transferring the addresses and control signals to one another, and for generating a data bus control signal.
この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁 - The means 103 connected to respective address buses and control buses of the processor bus 111, the memory bus 112 and the system bus 113 has a bus/memory connection controller 401 for mutually transferring address and control signals and generating a data bus control signal.
この三叉路接続コントロール手段(103)は、プロセッサバス(111)、メモリバス(112)、システムバス(113)のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号(420)を発生するバス・メモリ接続コントローラ(401)を有する。 - 特許庁 - Thereby, it can be prevented that a through current is generated from a pre-charge transistor 6 through the write-amplifier 4 during pre-charge of data buses DB, *DB.
これにより、データバスＤＢ，＊ＤＢのプリチャージ期間中にプリチャージトランジスタ６からライトアンプ４を経由して貫通電流が発生するのを防止できる。 - 特許庁 - The bus selected by the bus selection part is compared by a violation comparison part 12, and the bus whose violation data is the worst is made to remain while the other buses are deleted.
パス選択部によって選択されたパスをバイオレーション比較部１２が比較し、バイオレーションデータがワーストのパスを残して他のパスを削除する。 - 特許庁 - To allow connection to buses having different interfaces, and to realize efficient DMA transfer processing regardless of the amount of data requested for transfer.
インターフェースの異なるバスに接続可能であると共に，転送要求されたデータ量に関係なく効率のよいＤＭＡ転送処理を実現すること。 - 特許庁 - To build a controller which can adjust extensive delay time without causing an increase of circuit scale when transmitting data between 2 buses.
2つのバス間でデータ伝送を行う際に、回路規模の増加を生じることなく、広範な遅延時間の調整が可能なコントローラを構築すること。 - 特許庁 - The semiconductor memory device has a pair of the read data buses (RDB, /RDB) for transmitting the output of a memory cell detected by a latch sense amplifier (1) by each of respective ports.
半導体記憶装置は、ラッチセンスアンプ（１）で検知したメモリセルの出力を伝える１対のリードデータバス（ＲＤＢ，／ＲＤＢ）を各ポート毎に有する。 - 特許庁 - Constituttion buses (330, 332, 336, and 337) are a parallel set of communication protocols, but they are not for data transfer but for control over a peripheral device.
構成バス（３３０，３３２，３３６，３３７）は通信プロトコルの並列セットであるが、データ転送ではなく周辺装置を制御するためのものである。 - 特許庁 - To provide an efficient and attractive route configuration for switching a data access request between a plurality of buses in order to improve defects in conventional technology.
従来技術の欠点を改良するため、複数バス間でデータ・アクセス要求を切り替える効率的で魅力的なルート構成を提供する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
