「data buses」を含む例文一覧(339)
＜前へ 1 2 3 4 5 6 7 次へ＞- To provide a semiconductor memory device in which efficient buffer drive control can be performed in constitution in which data buses are connected in multi-stages.
本発明は、多段にデータバスを接続する構成において効率的なバッファ駆動制御が可能な半導体記憶装置を提供することを目的とする。 - 特許庁 - To precisely transmit the parity error of a first bus to a second bus in a bus bridge circuit connected to the first and second buses to perform data transfer between devices.
第１と第２のバスに接続され、デバイス間のデータ転送を行うバスブリッジ回路において、第１のバスのパリテイエラーを、第２のバスに正しく伝達する。 - 特許庁 - Serially interconnected buses form a daisy chain among plural processors and inside the serial chain, data are transferred from a master processor(MP) to a slave processor(SP).
直列相互接続バスが、複数のプロセッサ間をデイジーチェーンし、直列連鎖内において、マスタプロセッサ（ＭＰ）からスレーブプロセッサ（ＳＰ）へデータを転送している。 - 特許庁 - A read gate RG of a selected memory cell array drives the voltage of read data buses RDB and /RDB depending on the voltage of the bit lines BL and /BL.
選択されたメモリセル列において、リードゲートＲＧは、ビット線ＢＬおよび／ＢＬの電圧に応じて、読出データバスＲＤＢおよび／ＲＤＢの電圧を駆動する。 - 特許庁 - This information processing system is constituted so as to control, by a bus controller 3, the data bus 4 consisting of a plurality of unit data buses each of which is capable of independently transferring data to a plurality of the bus masters of a CPU 1 and a DMAC 2.
この発明は、ＣＰＵ１、ＤＭＡＣ２の複数のバスマスタに対して、バスコントローラ３によりそれぞれの独立してデータ転送が可能な複数の単位データバスからなるデータバス４を分割制御するように構成される。 - 特許庁 - When temporally duplicate data transfer is performed via the first and second buses 12, 13, one piece of the data are transferred to the arithmetic processing part 11, and the other piece of the data are stored in a buffering buffer part 18a, by a buffer control part 18.
第１・第２のバス１２，１３を介して時間的に重複したデータ転送があった場合、緩衝制御部１８により、一方のデータが演算処理部１１に転送され、他方のデータが緩衝バッファ部１８ａに格納される。 - 特許庁 - A first collation circuit unit 10 (a collation circuit 11) collates data on buses of two CPUs operating synchronously, and outputs an alternate signal when the data are in agreement and stops output of the alternate signal when the data are not in agreement.
第１の照合回路ユニット１０（照合回路１１）は、同期して動作する２個のＣＰＵのバス上のデータを照合して、一致しているときに交番信号を出力し、不一致のときにその交番信号の出力を停止する。 - 特許庁 - A second one of the N hardware acceleration modules receives the data from the multiport memory module on a second one of the N data communication buses and performs a second processing task on the data.
Ｎ個のハードウェア高速化モジュールのうち第２のハードウェア高速化モジュールは、データをマルチポートメモリモジュールからＮ個のデータ通信バスのうちの第２のデータ通信バス上で受信し、第２の処理タスクを当該データに対して実行する。 - 特許庁 - A first one of the N hardware acceleration modules performs a first processing task on data and transmits the data to the multiport memory module on a first one of the N data communication buses.
Ｎ個のハードウェア高速モジュールのうち第１のハードウェア高速化モジュールは、第１の処理タスクをデータに対して実行し、当該データをマルチポートメモリモジュールへＮ個のデータ通信バスのうちの第１のデータ通信バス上で送信する。 - 特許庁 - To attain cyclic data transmission at a definite time while ensuring a maximum transmission data quantity of each communication node on the premises of use of standardized serial buses having both a routine time communication phase (equivalent to an isochronous communication phase) and an asynchronous communication phase such as the IEEE 1394 buses.
例えばＩＥＥＥ１３９４バスのように、定時通信フェーズ（アイソクロナス通信フェーズに相当）と非同期通信フェーズ（アシンクロナス通信フェーズに相当）とを併有する規格化されたシリアルバスの使用を前提として、各通信ノードの最大送信データ量を保証しつつ、定時制を有するサイクリックデータ伝送を可能とすること。 - 特許庁 - Data is stored in accessible and individual memory arrays 12, 13, 22, and 23 by the processor cores 11 and 12 through data buses D1 and D2 local and dedicated to processor core subsystems 101 and 102.
データは、プロセッサ・コア・サブシステム（１０１、１０２）に対してローカルな、かつ専用のデータ・バス（Ｄ１、Ｄ２）を介してプロセッサ・コア（１１、２１）によりアクセス可能な、個別的メモリ・アレー（１２、１３、２２、２３）に記憶される。 - 特許庁 - In a parasitic element extract step ST005, with referring to the extract bus file, parasitic elements are extracted from only graphic data contained in the extraction target buses in the layout data.
その後、寄生素子抽出工程ＳＴ００５において、抽出パスファイルを参照しながら、レイアウトデータにおける抽出対象パスに含まれる図形データのうちからのみ寄生素子を抽出する。 - 特許庁 - In the SIMD micro-processor, plural data buses are arranged from the global processor to the respective processor elements, the each processor element generates a selection signal for assigning selection of any data bus out of the plural data buses, and a signal transmitted from the global processor is stored in a prescribed register in the each processor element via the selected data bus selected by the selection signal.
そのＳＩＭＤ型マイクロプロセッサにおいて、上記グローバルプロセッサから各々のプロセッサエレメントに対し、複数のデータバスが設置されており、各プロセッサエレメントは、上記複数のデータバスのうちからどのデータバスを選択するのかを指定する選択信号を生成し、上記選択信号により選択されたデータバスを介して上記グローバルプロセッサから転送される信号を、各プロセッサエレメント内の所定のレジスタに格納する。 - 特許庁 - Occurrence of a bus reset in an IEEE 1394 during data transfer between a device transmitting print data and a device processing the print data, reconfiguration of buses is detected (S408), and the transfer of the print data is temporarily interrupted on the basis of the result of detection (S414).
印刷データを送出する機器とその印刷データを処理する機器の間で、データ転送中にＩＥＥＥ１３９４におけるバスリセットが発生してバスの再構成が行われたことを検出し（Ｓ408)、その検出の結果に基づき、印刷データの転送を一時的に中断させる（Ｓ414)。 - 特許庁 - A data write-in circuit 51 sets the other end of the bit line BL of the selection column and the other end of the current feedback wiring RL to power source voltage Vcc and ground voltage GND respectively in accordance with a level of write-in data DIN through data buses DBo, DBe and an inversion data bus/WDB.
データ書込回路５１はデータバスＤＢｏ，ＤＢｅおよび反転データバス／ＷＤＢを介して、選択列のビット線ＢＬの他端および電流帰還配線ＲＬの他端を、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定する。 - 特許庁 - In the bus circuit 500 provided with a plurality of data buses, an insertion pattern α for installing a repeater only on an odd-numbered data bus and an insertion pattern β for installing a repeater only on an even- numbered data bus and having the length of a section equal to that of α are alternately arrayed depending on the length of the data bus.
複数のデータバスを含むバス回路５００で、奇数番目のデータバスにのみリピータを設置する挿入パターンαと、パターンαと区間長さが等しく、偶数番目のデータバスにのみリピータを設置する挿入パターンβとをデータバスの長さに応じて交互に配列する。 - 特許庁 - The semiconductor memory device is provided with a plurality of banks stacked in a column direction, a global data line corresponding to the plurality of banks, and a common global data line driving unit for multiplexing data on a plurality of local data buses corresponding to each of the banks and transmitting the multiplexed result to the global data bus.
本発明の半導体メモリ素子は、列方向にスタックされるように配置された複数のバンクと、該複数のバングに対応するグローバルデータバスと、前記複数のバンクの各々に対応する複数のローカルデータバスに乗せられたデータを多重化して前記グローバルデータバスに伝達する共通のグローバルデータバス駆動手段とを備える。 - 特許庁 - A differential amplifier 60 supplies a through current of the memory cell MC and the comparison cell MC# to data buses DB and/DB, while amplifies through current difference between the data buses DB and/DB generated corresponding to the memory cell MC and the comparison cell MC#, and causes voltage difference ΔV of a polarity in accordance with a level of stored data of a selection memory cell between nodes No and/No.
差動増幅器６０は、データバスＤＢおよび／ＤＢに対して、メモリセルＭＣおよび比較セルＭＣ＃の通過電流を供給するとともに、メモリセルＭＣおよび比較セルＭＣ＃の電気抵抗差に対応して生じるデータバスＤＢおよび／ＤＢの通過電流差を増幅して、ノードＮｏおよび／Ｎｏ間に選択メモリセルの記憶データのレベルに応じた極性の電圧差ΔＶを生じさせる。 - 特許庁 - This information processor is provided with at least two computer systems 41 and 46, at least one data input-output device 51 and input- output data buses 45 and 50 connecting the systems 41 and 46 with the device 51, and each of the systems 41 and 46 stores data transferred from the device 51 to the systems 41 and 46 through the buses 45 and 50.
少なくとも2台の計算機システム41、46と、少なくとも1台のデータ入出力装置51と、該計算機システム41、46と該データ入出力装置51を接続する入出力データバス45、50を具備する情報処理装置であって、前記データ入出力装置51から入出力データバス45、50を介して前記各計算機システム41、46に伝達されるデータを、各々の計算機システム41、46で格納する。 - 特許庁 - The data transfer capability of the page printer control device is comprehensively increased by improving the data transfer capability of a local bus by providing two PCI buses as the local bus in the page printer control device, using data compression and data expansion devices, and transferring page image data transferred on the local bus as compressed data.
ページプリンタ制御装置内のローカルバスとして、ＰＣＩバスを２本持つ構成とすることでローカルバスのデータ転送能力を上げ、更にデータ圧縮及びデータ伸張デバイスを使用し、ローカルバス上転送されるページイメージデータを圧縮データとすることで、総合的にページプリンタ制御装置のデータ転送能力を向上させるものである。 - 特許庁 - Since the read data buses RDB and /RDB can be disconnected from the path of the data read current by using the read gate RG, a voltage change in the bit lines BL and /BL is caused quickly to attain a high data read speed.
リードゲートＲＧを用いることによって、読出データバスＲＤＢおよび／ＲＤＢをデータ読出電流の経路と切離すことができるので、ビット線ＢＬおよび／ＢＬにおける電圧変化を速やかに生じさせて、データ読出を高速化できる。 - 特許庁 - While when using the data bus lines 6a and 6b as two single data buses, a differential amplifier 42 transmits data to data bus lines 102a and 102b as they are, a data signal DATA2 is applied to the data bus line 6b by the switching circuit 26, the output buffer circuit 46 is activated by the switching circuit 72, and data are outputted from an output node NOUT2.
一方、データバス線６ａ、６ｂを２本の単一データバスとして使用する場合には、差動増幅器４２はデータをそのままデータバス線１０２ａ、１０２ｂに伝達し、切換回路２６によってデータ信号ＤＡＴＡ２がデータバス線６ｂに与えられ、切換回路７２によって出力バッファ回路４６が活性化されて出力ノードＮＯＵＴ２からデータが出力される。 - 特許庁 - A communication stopping means 12 stops a data output to buses 16 and 17 in the case that an anomaly of the power supply apparatus 30 is detected by the monitoring means 11.
通信停止手段１２は、監視手段１１により電源装置３０の異常が検出された場合には、バス１６およびバス１７へのデータ出力を停止する。 - 特許庁 - To provide a communication control data processor capable of maintaining and exchanging a faulty unit without reconnecting input/output buses in order to shorten a service interruption time.
サービス中断時間を短縮するため、入出力バスを接続し直すことなく障害ユニットを保守交換可能な通信制御データ処理装置を提供する。 - 特許庁 - Thus, transfer between CPU 1 and the memories becomes the block transfer of arranged data width and the number of arranged words without fail, and the availability of system buses 9a-9d is improved.
これにより、ＣＰＵ（１）とメモリ（１２）間の転送は必ず整列されたデータ幅、ワード数のブロック転送となり、システムバス（９ａ〜９ｄ）の使用効率が向上する。 - 特許庁 - The IDE controller 130 includes an external I/F individually connecting two IDE buses 140, 150 independently and inputting and outputting data to and from an external device.
このＩＤＥコントローラ１３０は、２つのＩＤＥバス１４０、１５０を別個独立に接続しており、外部機器とデータの入出力を行う外部Ｉ／Ｆを備えている。 - 特許庁 - A control module 24 is coupled with the 1st and 2nd fast one-way buses to transmit and receive time slot allocation for the data packets to and from at least one SIM.
制御モジュール２４は、第１及び第２高速単方向性バスと結合し、少なくとも１個のＳＩＭとの間でデータ・パケット用のタイム・スロット割り当てを授受する。 - 特許庁 - Status data from a circuit 2 (a processor core or a memory) are stored in a memory 14 via system buses 4, 6, 8, and 10 under the control by a status storage controller 16.
回路２（プロセッサ・コアまたはメモリ）からの状態データは状態保存コントローラ１６の制御の下にシステム・バス４，６，８，１０を介してメモリ１４に保存される。 - 特許庁 - The relay device E2 between buses includes: input parts 11a, 12a, 13a and output parts 11b, 12b, 13b to which transmission paths for serially transmitting data are connected, respectively.
バス間中継装置Ｅ２は、データを直列伝送する伝送路がそれぞれ接続される入力部１１ａ，１２ａ，１３ａおよび出力部１１ｂ，１２ｂ，１３ｂを備える。 - 特許庁 - These bytes are stored in each possible memory structure in the prescribed manner, and a prescribed address is used to retrieve different bytes on a same part of data buses.
これらのバイトは、可能性のあるメモリ構造の各々の中に所定の方法で格納されており、所定のアドレスがデータ・バスの同じ部分の上で異なるバイトを検索する。 - 特許庁 - To improve access efficiency in a memory access system in which access requests are issued to one storage device from a plurality of data processing devices (bus master) and buses compete against each other.
複数のデータ処理装置（バスマスタ）から１つの記憶装置にアクセス要求が発行されてバスが競合するメモリアクセスシステムにおけるアクセス効率を改善する。 - 特許庁 - A computer system component (12) functions as a burst mode data transfer proxy for bridging buses (8, 9, 20) operable in a burst transfer mode and a single transfer mode bus (21).
コンピュータ・システム・コンポーネント（１２）が、バースト転送モードで動作可能なバス（８，９，２０）と、単一の転送モード・バス（２１）とをブリッジするためにバーストモード・データ転送プロキシとして機能する。 - 特許庁 - To provide an on-vehicle communication system and an electronic control unit which can transmit and receive communication data between buses even when abnormality occurs in a gateway apparatus, without increasing cost.
コストを増加させずに、ゲートウェイ装置に異常が生じてもバス間の通信データの送受信を可能とする車載通信システム及び電子制御ユニットを提供すること。 - 特許庁 - The bus widths of internal buses 147 and 148, the data input/output width of the circuit 145 and the buffer widths of circuits 1441-1444 are all set at 64 bits.
ここで、内部バス１４７，１４８のバス幅、メモリＩ／Ｆ回路１４５のデータ入出力のデータ幅、並びにＦＩＦＯ回路１４４_1 〜１４４_4 のバッファ幅は共に６４ビットである。 - 特許庁 - To provide a bus arbitration system where the increase of a circuit scale is suppressed to minimum and data transfer efficiency is not deteriorated even if the number of buses increases.
バスの数が増加しても，回路規模の増加が最小限に抑えられ，データ転送効率の低下を生じさせることのないバス・アービトレーション・システムを提供する。 - 特許庁 - A read gate RG corresponding to the selected column drives the voltage of read data buses RDB and /RDB by driving force corresponding to the voltage of corresponding bit lines BL and /BL.
選択列に対応するリードゲートＲＧは、対応するビット線ＢＬ，／ＢＬの電圧に応じた駆動力で、リードデータバスＲＤＢ，／ＲＤＢの電圧を駆動する。 - 特許庁 - To provide an LSI constitution that can reduce LSI power consumption by reducing a stray capacity for buses of the one chip LSI that is provided with a plurality of circuit blocks that transfer data via at least one bus and the buses that are in parallelly connected with the above-mentioned one bus.
少なくともバスと、それぞれ前記バスに並列に接続され前記バスを介してデータ転送を行う複数の回路ブロックが設けられる１チップのＬＳＩにおいて、バスの寄生容量を低減してＬＳＩの消費電力を低減できる構成を提供する。 - 特許庁 - The communication means 14 transmits the moving image data for normal reproduction and the image data for high-speed reproduction received via the first and second buses 15, 16 to the external device through different logic channels, respectively.
通信手段１４は、第１及び第２のバス１５、１６を介して受信した通常再生用の動画像データ及び高速再生用の画像データをそれぞれ異なる論理チャネルを介して外部装置に送信する。 - 特許庁 - The forward direction data tranceiving means 19 is constituted by a reception signal demodulating means 7, an input buffer 3, an output buffer 1, an intermediate buffer 2, a transmission signal modulating means 8, data buses 15 and 16 or the like.
正方向データ送受信手段１９は、受信信号復調手段７、入力バッファ３、出力バッファ１、中間バッファ２、送信信号変調手段８、データバス１５と１６等から構成される。 - 特許庁 - A display device includes: a first set of data buses coupled between a timing controller and a first line driver; and a second set of at least one data bus coupled between the first line driver and a second line driver.
タイミングコントローラと第１ラインドライバとを連結する第１群のデータバスと、第１ラインドライバと第２ラインドライバとを連結する少なくとも一つのデータバスを含む第２群のデータバスと、を備えるディスプレイ装置である。 - 特許庁 - To provide a semiconductor storage device which can be speeded up in access speed, eliminates difference in access speed between adjacent data buses after redundancy relief, and decrease the circuit scale of a data bus control circuit.
アクセススピードの高速化を図るとともに、冗長救済後に隣接するデータバス間でアクセススピードの差をなくすことができ、データバス制御回路の回路規模を小さくすることができる半導体記憶装置を提供する。 - 特許庁 - The transfer cancellation part 103 performs data generation to the slave 109 and data reception from the salve 109 corresponding to an access request command output to the slave 109 while interrupting the buses in order to prevent an invalid command running on the buses from reaching the slave 109 during the reset of the master 101 instead of the master 101 which stops by reset.
転送キャンセル部１０３は、マスタ１０１のリセット中、バス上を流れる無効コマンドがスレーブ１０９に到達しないようバス遮断をしつつ、スレーブ１０９へ既に出力したアクセス要求コマンドに対応するスレーブ１０９へのデータ生成及びスレーブ１０９からのデータ受信を、リセットにより停止しているマスタ１０１に代わって実行する。 - 特許庁 - When the software wireless apparatus has a plurality of free data transmission buses 20, 21 sufficient for a transmission rate of a communication system to be conducted, a communication control section 9 uses a plurality of the data transmission buses 20, 21 and orthogonal modulation-demodulation sections 3, 4 for a single communication system to conduct the communication of the communication system.
本発明のソフトウェア無線機においては、実行すべき通信方式の伝送レートに充分な複数の空きのデータ伝送用バス２０，２１がある場合、通信制御部９は、一つの通信方式に対して複数のデータ伝送用バス２０，２１および直交変復調部３，４を用いて当該通信方式の通信を実行する。 - 特許庁 - A network system is provided with an asymmetric serial bus is constituted by multiplexed unidirectional serial buses (31 to 34) on which synchronizing signal is superimposed and single serial bus (41) in the opposite direction as a pair, and the multiplexed serial buses are used primarily for data transfer, and the single bus in the opposite direction is used for transferring control information, such as ACK response, with respect to data transfer.
同期信号が重畳される、多重化された一方向のシリアルバス（３１〜３４）と、逆方向の単一シリアルバス（４１）を、一組とした、非対称シリアルバスを備え、多重化されたシリアルバスは主としてデータ転送に用い、逆方向の単一バスは、データ転送に対するＡＣＫ応答等の制御情報の転送に用いる。 - 特許庁 - The inputted data rearranging part 101 has a data distributing part, a plurality of memory banks and a data transmitting part and the parallel operation part 102 has a plurality of registers, a plurality of buses, a plurality of multipliers, a plurality of selectors, a plurality of adder-subtracters and a plurality of accumulators.
入力データ並び替え部１０１は、データ分配部、複数のメモリバンク、およびデータ送出部を有し、並列型演算部１０２は、複数のレジスタ、複数のバス、複数の乗算器、複数のセレクタ、複数の加減算器、および複数のアキュムレータを有する。 - 特許庁 - At least partial data buses of plural parallel data busses of an interface circuit 14 are selectively conducted by a byte length set signal by means of an input/output pass selector 24, whereby the number of bytes of the input/output data busses of the interface circuit is controlled to a desired byte length.
入出力バス選択器２４によりインタフェース回路１４の複数並列のデータバスのうち少なくとも一部のデータバスをバイト長設定信号により選択的に導通し、インターフェイス回路の入出力データバスのバイト数を所望のバイト長とする。 - 特許庁 - The central processing unit is connected to at least individual memory units and a synchronous unit via buses, and the central processing unit performs transmission and reception of signal between the memory units and the synchronous unit, processes input data to form output data, and supplies the data to a plurality of other devices.
中央処理ユニットがバスを介して少なくとも個々のメモリユニットおよび同期ユニットと接続されており、該メモリユニットおよび該同期ユニットとの間で信号を送受信し、入力データを処理し、出力データを形成し、複数の別の装置に供給する。 - 特許庁 - Consecutively, a second address data AC2 for common use, to which a second mode switch command CMD2 specifying a decrement and a second start address ADR2 are assigned, are input, and stored data D2 are read while carrying out the decrement and output from the serial data buses SIO0-SIO3.
続いて、デクリメントを指定する第２のモード切替えコマンドＣＭＤ２と第２の先頭アドレスＡＤＲ２がアサインされた第２の共用アドレスデータＡＣ２を入力し、デクリメントしながら格納データＤ２を読み出してシリアルデータバスＳＩＯ０〜ＳＩＯ３から出力する。 - 特許庁 - From a plurality of image data storage means storing different kinds of image generation data, respectively, dedicated image generation means provided in correspondence, respectively read corresponding image generation data, generate images and store the data of the generated images in dedicated storage means provided in correspondence through dedicated data buses provided in correspondence.
それぞれ異なる種類の画像生成データを記憶する複数の画像データ記憶手段から、それぞれ対応して設けられた専用の画像生成手段が、対応する画像生成データを読出し、画像を生成し、対応して設けられた専用のデータバスを介して、対応して設けられた専用の記憶手段に当該生成した画像のデータを記憶させる。 - 特許庁 - A camera controller 10 and a lane deviation prevention control unit 20 are mutually connected through first and second communication buses 1, 2, and the transmission of video data and the echo-back of the video data between the controller 10 and the control unit 20 are performed via the first communication bus 1.
カメラコントローラ１０と車線逸脱防止制御ユニット２０とを第１通信バス１と第２通信バス２とで接続し、これらの間での映像データの送信および映像データのエコーバックを、第１通信バス１経由で行う。 - 特許庁
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