「layout method」を含む例文一覧(2213)
＜前へ 1 2 .... 27 28 29 30 31 32 33 34 35 .... 44 45 次へ＞- To provide a timing verification method that enables layout corrections capable of eliminating timing errors while shortening a timing verification time.
タイミング検証時間を短縮しながら、タイミングエラーを解消し得るレイアウト修正を可能とするタイミング検証方法を提供する。 - 特許庁 - To provide a method of creating a design layout of a semiconductor device that can modify design pattern at a high-speed and with high accuracy.
高速高精度に設計パターンを修正することが可能な半導体装置の設計レイアウト作成方法を提供すること。 - 特許庁 - To shorten the processing time of a connection tracking method in the layout verification of a semiconductor integrated circuit and to reduce its memory capacity.
半導体集積回路のレイアウト検証における接続追跡方法の処理時間を短縮し、そのメモリ容量を削減する。 - 特許庁 - APPARATUS, METHOD, AND PROGRAM FOR DESIGNING LAYOUT OF SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト設計装置、半導体集積回路のレイアウト設計方法、及び半導体集積回路のレイアウト設計プログラム - 特許庁 - In the method, design layout 22C is corrected by using leveling offset 22D as defocusing value of input parameter 22G to create the OPC model.
入力パラメータ２２Ｇのデフォーカス値として、レベリングオフセット２２Ｄを用いて設計レイアウト２２Ｃを補正し、ＯＰＣモデルを作成する。 - 特許庁 - To provide a dyeing method where, even in the case the layout of a right lens is different from that of a left lense, longitudinal dyeing can be symmetrically performed.
左右でレンズのレイアウトが異なる場合であっても左右対称に縦染色することができる染色方法を提供する。 - 特許庁 - To provide an automatic layout wiring method for a semiconductor integrated circuit by which the redesigning time of the integrated circuit can be shortened.
半導体集積回路の再設計時間の短縮を図ることができる半導体集積回路の自動配置配線方法を得る。 - 特許庁 - To provide a discount method with which discount processing can be easily performed to an article label with a standard layout easily visible.
標準的な見易い印字レイアウトの商品ラベルに対して、容易に値引き処理をすることができる値引き方法を提供する。 - 特許庁 - To provide a door removing device and a method which can improvement a layout property of a facility by reducing the number of robots.
ロボットの台数を削減して設備のレイアウト性を向上させることが可能な、ドア取り外し装置及び方法を提供すること。 - 特許庁 - To provide a method for enhancing the efficiency of the proximity correction of a pattern forming process in terms of given chip layout design, and constitution therefor.
所与のチップ・レイアウト設計に関するパターン形成プロセスの近接補正の効率を高める方法および構成を提供すること。 - 特許庁 - In contrast to conventional techniques which apply global design rules, the disclosed IC design system and the method partition the original design layout (201) into a desired level of granularity based on a specified layout and integrated circuit properties (203).
大域的設計ルールを適用する従来の技法とは対照的に、開示するＩＣ設計システムおよび方法は、元の設計レイアウト２０１を、指定のレイアウトおよび集積回路特性に基づいて、所望の粒度に区分２０３する。 - 特許庁 - To provide a medical information system which guarantees data authenticity, can display a layout where different data items for a data control method are mixed, when contents are updated and can support an optional layout design.
データの真正性を保証するとともに、内容更新時におけるデータ制御方法の異なるデータ項目が混在するレイアウト表示を可能にし、任意のレイアウト設計を補助することが可能な医療情報システムを提供する。 - 特許庁 - To provide a diversion device for diverting layout data of piping components and specification data of the piping components created by three-dimensional layout adjustment CAD in an existing project to a new project, and its diversion method.
既存のプロジェクトにおいて三次元配置調整ＣＡＤにて作成された配管部品の配置データと、配管部品の仕様データとを新規プロジェクトに流用可能にする流用装置およびその流用方法を提供する。 - 特許庁 - To provide a method of designing the layout of a semiconductor integrated circuit which makes a layout design using MOS transistors that are separately turned into cells without employing logic cells where NMOS transistors and PMOS transistors are used in pairs.
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを対にした論理セルによることなく、各ＭＯＳトランジスタを個々にセル化したものを用いてレイアウト設計を行うようにした半導体集積回路のレイアウト設計方法を提供する。 - 特許庁 - In this case, the layout of the content by the coincident or similar attributes (attribute class) units is performed by efficiently using the space of one page by using, for example, the densest packing layout method so that content is prevented from striding the page.
このとき、一致または類似する属性（属性クラス）単位でのコンテンツのレイアウトは、例えば最密充填レイアウトの手法を用いて、１ページのスペースを効率的に利用すると共に、コンテンツがページを跨がないように行われる。 - 特許庁 - To provide a layout method and a layout program of a semiconductor device which can effectively arrange required minimum decoupling capacitance in accordance with a circuit constitution, an arrangement position, operation timing, and a clock tree of a functional circuit.
機能回路の回路構成、配置位置、動作タイミング、およびクロックツリーに応じて、必要最小限のデカップリング容量を効率的に配置することができる半導体装置のレイアウト方法およびレイアウトプログラムを提供すること。 - 特許庁 - To provide: a semiconductor integrated circuit that is reduced in chip cost by preventing crosstalk noise and sufficiently reducing use of wiring resources; a layout method for the semiconductor integrated circuit; and a layout program for the semiconductor integrated circuit.
クロストークノイズを防止し、かつ、十分に配線リソースの使用を低減して、チップコストを低減することができる半導体集積回路、半導体集積回路のレイアウト方法、及び半導体集積回路のレイアウトプログラムを提供する。 - 特許庁 - This method includes a step G01 for describing the pattern forming process in accordance with at least one layout parameter, a step G03 for making the distribution of at least one parameter discrete, a step G05 for providing an error correction table linking the correction of layout with at least one parameter and a step G06 for correcting the layout by applying correction in the table to the layout at least once.
この方法は、少なくとも１つのレイアウト・パラメータに応じてパターン形成プロセスを記述するステップと、前記少なくとも１つのパラメータの分布を離散化するステップと、レイアウト修正を前記少なくとも１つのパラメータに連係させる誤差補正テーブルを提供するステップと、前記テーブル内の前記修正を前記レイアウトに少なくとも１回適用することによってレイアウトを補正するステップとを含む。 - 特許庁 - To provide a method for verifying optical proximity effect correction using a layout-to-layout inspection method that enables accurate and precise inspection of differences between an original design of a semiconductor device and a revised design of the semiconductor device and verification of accuracy of the optical proximity effect correction by considering exposure conditions.
露光条件を考慮することで、半導体の原デザインと半導体の修正デザインとの間の差異点及び光学近接効果補正の正確度を正確かつ精密に検査できるレイアウト対レイアウト検査方法を用いた光学近接効果補正の検証方法を提供する。 - 特許庁 - METHOD AND APPARATUS FOR FORMING LITHOGRAPHIC MASK LAYOUT, AND COMPUTER-READABLE MEDIUM STORING ONE OR MORE SEQUENCES OF ONE OR MORE COMMANDS FOR ONE OR MORE PROCESSORS IN EXECUTING METHOD FOR FORMING LITHOGRAPHIC MASK LAYOUT
リソグラフィックマスクレイアウトを形成するための方法及びリソグラフィックマスクレイアウトを形成するための装置及びリソグラフィックマスクレイアウトを形成する方法を実行する１つ以上のプロセッサによる実行のための１つ以上の命令の１つ以上のシーケンスを収容するコンピュータリーダブル媒体 - 特許庁 - This method of an automatic layout wiring is a method, wherein in a crosstalk information storage step S11, a drive capability which is extracted from the result of a layout of cells and is a capability which drives circuitry by a drive transistor of each cell, and a wiring impedance of the wiring being connected with the drive transistor, are stored as information on crosstalk.
クロストーク情報記憶工程Ｓ１１において、セルのレイアウト結果から抽出された、各セルのドライブトランジスタが配線をドライブする能力であるドライブ能力及びドライブトランジスタに接続されている配線のインピーダンスである配線インピーダンスをクロストーク情報として記憶する。 - 特許庁 - To provide the automatic layout method of a semiconductor integrated circuit capable of reducing a parasite capacity between different wiring layers eliminating overlapping by deviating a grid line in the automatic layout method of the semiconductor integrated circuit performing multi-layer wiring processing along the grid line.
グリッド線に沿って多層の配線処理を行う半導体集積回路の自動レイアウト方法において、グリッド線をずらすことで、配線のオーバラップをなくし、以て、異なる配線層間の寄生容量を低減することを可能にした半導体集積回路の自動レイアウト方法を提供する。 - 特許庁 - To quickly and simply register layout information of a slip by reading out slip information from the slip, referring to a DB, and when the layout information is not registered, displaying a slip image of a similar slip, different information and the original slip image in the DB in respect to layout information registration system, program and method for correcting the layout information of the slip and registering the corrected layout information.
本発明は、伝票のレイアウト情報を修正して登録するレイアウト情報登録システム、レイアウト情報登録プログラム、およびレイアウト情報登録方法に関し、伝票から伝票イメージを読み取ってＤＢを参照してレイアウト情報が登録されていないときに、類似する伝票の伝票イメージ、異なる情報および元の伝票イメージを表示し、異なる情報を修正してＤＢに登録し、伝票のレイアウト情報を迅速かつ簡易に登録可能にすることを目的とする。 - 特許庁 - To provide a circuit-board layout evaluation apparatus and a method therefor having a function of searching for wiring through which it should be considered that signals are propagated via components.
部品を介して信号が伝達するとみなすべき配線を探索する機能を備えた基板レイアウト評価装置、方法を提供する。 - 特許庁 - To provide a method for layout capable of placing a plurality of kinds of auxiliary cells in unassigned areas of a semiconductor device in conformity with its specification.
半導体装置の未使用領域に複数種類の補助セルを仕様に合わせて配置することの可能なレイアウト方法を提供すること。 - 特許庁 - To provide a design method by which design TAT (turn around time) of layout design of a semiconductor integrated circuit including a plurality of blocks is reduced.
複数のブロックを含む半導体集積回路のレイアウト設計の設計ＴＡＴが削減される設計方法を提供することにある。 - 特許庁 - To provide a sheet feeding method that can expand a variable range of operating lines offering a target nip pressure without limitations in layout.
レイアウト上の制約を受けずに、狙いのニップ圧を得る作動線の変化範囲を広げることができるシート搬送方法を提供すること。 - 特許庁 - To provide a method for improving manufacture possibility and performance of mask layout by shortening a necessary time for determining an assistant feature structure.
アシストフィーチャ構造を決定するための必要時間を短縮し、マスクレイアウトの製造可能性および性能を向上する方法を提供する。 - 特許庁 - To provide a manufacturing method of a low cost large capacity nonvolatile semiconductor memory device by making a layout of a high breakdown voltage transistor be densificated.
高耐圧トランジスタのレイアウトの高密度化を図り、低コストで、大容量の不揮発性半導体記憶装置の製造方法を提供すること - 特許庁 - To provide an improved method for designing an Levenson type phase shifting mask with which the phase shape collision within a design layout can be solved.
設計レイアウト内部の位相形状衝突を解決できるレベンソン型位相シフトマスクを設計する改善された方法を提供すること。 - 特許庁 - A command generation unit 232 generates commands associated with the display areas, a display method, etc., according to a display order determined by the layout.
コマンド生成部２３２は、レイアウトにより決定された表示順序に従って、表示領域、表示方法等の関するコマンドを生成する。 - 特許庁 - To obtain a layout designing method, in which by lowering the production cost of a chip to a minimum, the area of a wiring channel is reduced to a minimum, and the chip area of a semiconductor integrated circuit is reduced.
配線チャネルの面積を最小にすることで半導体集積回路のチップ面積を最小にしチップの製造コストを下げる。 - 特許庁 - To provide a driver control device and method for a semiconductor memory which improves impedance characteristics so as to reduce a layout area.
インピーダンス特性を改善してレイアウト面積を縮小させるようにした半導体メモリ装置のドライバ制御装置及び方法を提供する。 - 特許庁 - To provide a proximity switch capable of simplifying the layout work of a magnet, and downsizing the whole of the switch; and a method of manufacturing the same.
マグネットの配置作業の簡素化及びスイッチ全体の小型化を図ることができる近接スイッチ及びその製造方法を提供する。 - 特許庁 - To provide a cable type steering device and a cable winding method realizing compatibility of compensation of a steering amount and securing of freedom of layout in a cabin.
操舵量の補償と車内のレイアウト自由度の確保との両立を図るケーブル式操舵装置およびケーブル巻き取り方法を提供する。 - 特許庁 - To synchronously display a plurality of GUI screens having a different operation method, layout, and design while maintaining the consistency of display data.
異なる操作方法、レイアウト、デザインを有する複数のＧＵＩ画面を、表示データの整合性を維持しつつ、同期して表示できるようにする。 - 特許庁 - To provide an image output method capable of outputting an image performed with a table layout as a single image, for image storage or the like.
画像保存等のために、テーブルレイアウトされた画像を一つの画像として出力することのできる画像出力方法を提供する。 - 特許庁 - To provide a method for manufacturing a CMOS image sensor wherein the LTO film is prevented from delamination by pad etching performed two times for changing the pad layout.
パッドエッチングを２回行い、パッドレイアウトを変更してＬＴＯ膜の剥離を防止したＣＭＯＳイメージセンサの製造方法を提供すること。 - 特許庁 - To fast perform extraction of RC connection information on modification layout data and calculation of delay time with high accuracy in a circuit delay calculating method.
回路遅延計算方法において、修正レイアウトデータのＲＣ接続情報の抽出と遅延時間の計算を高精度且つ高速に行う。 - 特許庁 - To provide a design method and a device for creating a high-quality layout in a short time by the use of a design system for a standard cell.
スタンダードセルの設計方式を用いて、品質の高いレイアウトを、短時間で作成することを可能とする設計方法と装置の提供。 - 特許庁 - To provide the interconnection structure of a semiconductor device, and its designing method, in which layout area can be reduced while interrupting clock noise surely.
クロックノイズを確実に遮断しながらレイアウト面積を縮小できる半導体装置の配線構造およびその設計方法を提供する。 - 特許庁 - This method has the structure which is arranged with a reference scale plate 9a inscribed on a transparent plate on the convex surface side of the spectacle lens 1a and positions the layout mark 1b on the convex surface of the spectacle lens through the scale plate.
また眼鏡レンズの凸面とカップの表側を平行にして、固着を確実にし、位置精度を向上させることである。 - 特許庁 - To provide a self-position recognition method and system which are easily applied even when layout in a moving space changes, have low installation costs and quickly and accurately recognize a self-position.
移動空間内のレイアウトを変更しても容易に適用でき、導入コストが小さく、さらに、高速且つ正確に自己位置認識する。 - 特許庁 - To provide a layout designing method for reducing the wiring congestion occurring when a wiring design of a circuit is processed, and preventing the reversion of the design.
回路の配線設計処理時に生じる配線混雑を低減し、設計の後戻りを防止するレイアウト設計方法を提供する。 - 特許庁 - To provide an information processor for efficiently create a template of a layout intended by a user, its control method, and a program.
ユーザが意図するレイアウトのテンプレートを効率的に作成することができる情報処理装置及びその制御方法、プログラムを提供する。 - 特許庁 - To provide a method for correcting a hold time error that can satisfy a plurality of timing restrictions in a layout process of an integrated circuit.
集積回路のレイアウト工程において，複数のタイミング制約を満足するホールドタイムエラーを修正することができる方法を提供する。 - 特許庁 - To provide a code book generating method for vector quantization that can obtain an optimum layout of representative vectors to minimize average distortion for generating a code book for vector quantization.
ベクトル量子化のコードブックを生成に当たり、平均ひずみを最小にする代表ベクトルの最適な配置を得ることができるようにする。 - 特許庁 - The document modification attributes include, for example, layout template, font, combination of foreground color and background color, frame, and image processing method.
文書装飾属性としては、例えば、レイアウトテンプレート、フォント、前景色および背景色の組み合わせ、フレーム枠、並びに画像処理方法がある。 - 特許庁 - To obtain a layout designing method of semiconductor device in which power consumption in the interconnect between cells can be reduced by a convenient algorithm.
簡便なアルゴリズムでセル間の配線における消費電力を低減することができる半導体装置のレイアウト設計方法を実現する。 - 特許庁 - By the above method, the period needed to change the logic data and the period needed for the layout processing can be actualized in a short time.
以上の方法により、論理データの変更に要する期間及びレイアウト処理に必要な期間を短期間に実現することが可能となる。 - 特許庁
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