「layout method」を含む例文一覧(2213)
＜前へ 1 2 .... 29 30 31 32 33 34 35 36 37 .... 44 45 次へ＞- This image processing device changes a control method with respect to whether to remove a blank paper on the basis of the attribute information and layout setting, when printing.
印刷時にこの属性情報と印刷レイアウト設定に基づいて白紙を除去するか否か制御方法を変える画像処理装置を提供する。 - 特許庁 - To provide a method of layout of a boundary scan test circuit by which the area efficiency as a device is increased and its design can be more simple.
デバイス自体としての面積効率を高めて且つ、その設計をより簡易なものとすることのできるバウンダリスキャンテスト回路のレイアウト方法を提供する。 - 特許庁 - To provide a layout design method of a semiconductor integrated circuit which easily adjusting a clock between flip-flops connected over hierarchy blocks.
階層ブロック間にまたがって接続されるフリップフロップ間のクロックを容易に調整できる半導体集積回路のレイアウト設計方法を提供する。 - 特許庁 - To provide a semiconductor device and a layout method by which a clamp MOS transistor used for a voltage clamp type regulator can be arranged with good area efficiency.
電圧クランプ型レギュレータで用いられるクランプＭＯＳトランジスタを面積効率よく配置することのできる半導体装置およびレイアウト方法を提供する。 - 特許庁 - To provide a semiconductor device and its manufacturing method in which resistor elements and transistors can be formed together without increasing a layout area.
レイアウト面積を増大させることなく抵抗素子とトランジスタとを共に形成することができる半導体装置及びその製造方法を提供すること。 - 特許庁 - The method also comprises the steps of replacing the segments of the detected positions with a line width arbitrarily set based on the density information of the pixel, and forming layout information (S16).
検出された位置の線分を画素の濃淡情報に基づき任意に設定された線幅に置換してレイアウト情報を作成する（Ｓ１６）。 - 特許庁 - To provide a flower bed enabling enjoyment of a whole plantation layout at direct or indirect view, and facilitating planting work, and to provide a method for making the flower bed.
植栽全体のレイアウトを直接的及び間接的に見て楽しむことができ、植え込み作業も容易な花壇とその作成方法を提供する。 - 特許庁 - To provide a layout design method which minimally deteriorates wiring while reducing damage to a gate insulting film by an antenna effect to an irreducible minimum.
アンテナ効果によるゲート絶縁膜へのダメージを最小限に抑制しつつ、配線性の低下を最小限にとどめたレイアウト設計方法を提供する。 - 特許庁 - To provide a content creation device and a content creation method capable of distributing a content having a layout of articles highly relevant to users of distribution destinations.
配信先のユーザとの関連性の高い記事配置を有するコンテンツを配信できるコンテンツ作成装置およびコンテンツ作成方法を提供する。 - 特許庁 - To provide a method of generating an initializing signal, by which layout area occupied by an initializing circuit and power consumption of the circuit at the time of power-up can be reduced.
初期化回路が占めるレイアウト面積とパワー・アップ時の該回路の電力消耗を減らすことができる初期化信号の発生方法を提供する。 - 特許庁 - To provide a method of manufacturing a busbar assembly from a busbar plate necessary to change the layout of busbar pieces, suitable for automation.
バスバー片のレイアウト変更が必要なバスバープレートからバスバーアッセンブリを製造する製造方法であって、自動化に適した製造方法を提供すること。 - 特許庁 - A 3D information generation unit 103 provides formats for the presence/absence of integration and the layout method, and generates 3D information necessary for the three-dimensional display of the images.
３Ｄ情報作成部１０３は、統合の有無、配置方法をフォーマット化して、画像を３次元表示するために必要な３Ｄ情報を作成する。 - 特許庁 - To provide an electro-optic device in which a TFT having excellent electrical characteristics is obtained without increasing the layout area, and to provide its manufacturing method.
レイアウト面積を増大させることなく、優れた電気的特性を有するＴＦＴが得られる電気光学装置およびその製造方法を提供する。 - 特許庁 - To provide an image processor, a processing method and a computer readable memory for easily perfecting a print layout desired by a user.
ユーザが所望する印刷レイアウトの両面印刷を容易に実現することができる情報処理装置及びその方法、コンピュータ可読メモリを提供する。 - 特許庁 - To provide a hologram exposure apparatus capable of forming holograms of multi-layouts with satisfactory accuracy on a base material for multi-layout holograms, and to provide a hologram exposure method.
多面付ホログラム用基材に多面付けで精度良くホログラムを形成することができるホログラム露光装置およびホログラム露光方法を提供する。 - 特許庁 - To provide a layout data saving method and the like that are structured to relatively easily check overall influences of a change or the like in a figure defined by basic element data.
基本要素データが規定する図形の変更等の全体に与える影響を比較的簡単にチェック可能な構造のレイアウトデータの保存方法等を得る。 - 特許庁 - To provide a semiconductor integrated circuit layout method and a semiconductor integrated circuit with which it becomes possible to effectively suppress crosstalk noise and wiring delay.
クロストークノイズ及び配線遅延を効果的に抑制することができる半導体集積回路のレイアウト方法及び半導体集積回路を提供すること。 - 特許庁 - To provide a wring structure, provided with economically formable constitution for raising the degree of freedom in terms of layout design, an inductor and the formation method.
レイアウト設計上の自由度が大きく、しかも経済的に形成できる構成を備えた配線構造、インダクタ及びそれらの形成方法を提供する。 - 特許庁 - In this method, a layout including two or more columns and one or a plurality of spans extended across two or more of the columns is defined.
本方法によると、２つ以上のコラム、およびそのコラムのうち２つ以上にわたって延長された１つまたは複数のスパンを含むレイアウトが定義される。 - 特許庁 - To provide a method and a system for optimizing an assembly work cell layout in the context of the CAD/CAM/CAE software product for industrial robots.
産業用ロボットのＣＡＤ／ＣＡＭ／ＣＡＥソフトウェア製品のコンテキストにおいて、アセンブリワークセルレイアウトを最適化するための方法およびシステムを提供する。 - 特許庁 - To provide a wiring method of a semiconductor integrated circuit device for reliably creating a wiring layout corresponding to a new process on the basis of existing wiring.
既存の配線を元にして、新しいプロセスに対応した配線レイアウトをより確実に作成する半導体集積回路装置の配線方法を提供する。 - 特許庁 - To obtain a method for enabling a person scheduled to move in to simulate a furniture layout without needing CAD system software in preparing a furniture arrangement design and without preparing a floor plan by himself.
間取図作成にＣＡＤ系ソフトを必要とせず、入居予定者が間取図を自作せずに、家具レイアウトをシミュレーションできる方法を得る。 - 特許庁 - To provide a layout deciding method and program for attractively disposing graphics and characters at disposing the graphics and characters in a predetermined region.
所定の領域に図形及び文字を配置する際に、図形及び文字を見栄えよく配置できるレイアウト決定方法及びレイアウト決定プログラムを提供する。 - 特許庁 - To provide a method of manufacturing a semiconductor apparatus which can reduce a layout area without hindering an increase in resistance of a resistor, and to provide the semiconductor apparatus.
抵抗体の高抵抗化を妨げることなくレイアウト面積を小さくできるようにした半導体装置の製造方法及び半導体装置を提供する。 - 特許庁 - To provide an image processor and an image processing method specific to so-called a honeycomb layout which enable maintenance of high image quality even when an image size is reduced.
画像サイズを縮小させても高画質を維持することのできるいわゆるハニカム配列固有の画像処理装置および画像処理方法の提供。 - 特許庁 - To provide an optical wiring board which is easy to manufacture and has a high degree of freedom in the layout of optical components, an optical bus system, and a method for manufacturing the optical wiring board.
製造が容易で光学部品のレイアウトの自由度が高い光配線基板、光バスシステム、および光配線基板の製造方法を提供する。 - 特許庁 - To provide a designing method which can efficiently design a very- large integrated circuit device such as a system LSI and reduce the layout area.
システムＬＳＩなどの巨大な集積回路装置の設計に適した設計の効率化とレイアウト面積の低減を実現しうる設計方法を提供する。 - 特許庁 - To provide electronic equipment and an image processing method for simply creating a composite image intended by a user by using an image separately prepared from a photographed image without the need for troublesome image layout or the like.
面倒な位置合わせなどを必要とせずに、撮影画像とは別に用意された画像を用いて、ユーザの意図する合成画像を簡単に作成する。 - 特許庁 - To provide a layout design method for a gate array semiconductor integrated circuit that can prevent the occurrence of noise and malfunctions due to current flow between plural circuit blocks in a well in which each power supply need be separated, and a semiconductor integrated circuit based on the layout design method.
ゲートアレイ方式の半導体集積回路装置において、電源分離が必要な複数の回路ブロック間にウェルを伝って電流が流れてしまうことによるノイズや誤動作の発生を防止するためのレイアウト設計方法および当該レイアウト設計方法によって配置された半導体集積回路装置を提供すること。 - 特許庁 - To provide an item editing device that displays, in an easy manner, the order of layout in a plurality of items laid out in a layout region in an overlapped manner and can easily select a desired item from the overlapped items, and to provide a method of editing the items and a program.
レイアウト領域に重なってレイアウトされている複数個のアイテムのレイアウト順を判り易く表示し、かつ、重なっているアイテムの中から所望のアイテムを容易に選択することが可能なアイテム編集装置、アイテム編集方法及びプログラムを提供する。 - 特許庁 - To provide a layout structure of a standard cell for suppressing a power supply wiring region to be small and suppressing the drop of power supply to be small, and a semiconductor device employing the same and its layout designing method.
標準セルに基板電位と電源電位とを分離して供給できるレイアウト構造を有するＬＳＩにおいて、基板電位供給電源線と電源電位供給電源線とのうち一方はセル列間で共有できず、電源配線領域を多く必要とする。 - 特許庁 - The character information processing method is characterized in that, when selecting and setting the layout of ordinary characters to be printed and braille to be formed on a common processing sheet out of a plurality of choices with regard to layout setting, a sample image of the plurality of choices is displayed on a display screen.
共通する処理シートに対する墨字の印刷および点字の打刻のレイアウトを、レイアウト設定に関する複数の選択肢から選択設定するに際して、前記複数の選択肢のサンプル画像を表示画面に表示することを特徴とする。 - 特許庁 - To provide an information processing apparatus, a layout display system and a layout display method, allowing a client terminal side to control an area of a monitoring screen of a plant displayed on a Web browser to the optimum size to be displayed without any processing load upon a server device.
サーバ装置に処理の負担を掛けることなく、Ｗｅｂブラウザ上に表示されたプラントの監視画面の領域を最適なサイズにクライアント端末側で制御して表示することができる情報処理装置、レイアウト表示システム及びレイアウト表示方法を提供する。 - 特許庁 - To provide a design method for a semiconductor integrated circuit allowing automatic correction of circuit information about a correction circuit into circuit information about a circuit wherein timing deterioration or wiring congestion is suppressed, along a cell layout of a mask layout design, in a short time.
修正回路の回路情報をマスクレイアウト設計のセル・レイアウトに沿った、タイミング悪化や配線混雑の抑制された回路の回路情報に修正することが自動的に且つ短期間で可能となる半導体集積回路の設計方法を提供する。 - 特許庁 - The method for marking a lens includes: a patterning process for forming a layout pattern having machining information of the lens 1 on an ink receiving board 41 with a planar surface; and a transfer process for transferring the layout pattern formed by the patterning process to the surface of the lens 1.
表面が平面状のインク受板４１にレンズ１の加工情報を有するレイアウトパターンを形成するパターニング工程と、このパターニング工程で形成された前記レイアウトパターンを前記レンズ１の表面に転写する転写工程と、を有するレンズのマーキング方法。 - 特許庁 - To provide a computer-readable storage medium storing a program for executing layout processing of a semiconductor integrated circuit and a layout method of semiconductor integrated circuit, capable of suppressing increase in capacitance value by dummy metal.
本発明の課題は、ダミーメタルによる容量値の増加を抑えるようにした半導体集積回路のレイアウト処理を実行するプログラムを記憶したコンピュータ読み取り可能な記憶媒体及び半導体集積回路のレイアウト方法を提供することを目的とする。 - 特許庁 - A semiconductor integrated circuit layout design method comprises a process for storing a function TAP cell having a function inside and constituting a back bias function in a macro cell library used for layout design of the semiconductor integrated circuit.
本発明は、半導体集積回路のレイアウト設計に用いられるマクロセルライブラリに、ファンクション機能を内部に備えた、バックバイアス機能を構成するためのファンクションＴＡＰセルを格納しておく工程を含む半導体集積回路レイアウト設計方法である。 - 特許庁 - To provide a method of bonding a plurality of components having different layout densities or spacings, a bonding method capable of shortening a cycle time in a bonding apparatus, to provide the bonding apparatus, and to provide a method of fabricating a semiconductor device inexpensively and a manufacturing apparatus capable of fabricating the semiconductor device inexpensively.
異なる配置密度または配置間隔を有する複数の部品の貼りあわせ方法、及び貼りあわせ装置において、タクトタイムを短くすることが可能な貼りあわせ方法、及び貼りあわせ装置を提案する。 - 特許庁 - To provide an RLC rule extraction method and layout designing method for selecting a different production tolerance condition according to the relation between driver resistance and wiring resistance.
本発明は、ドライバ抵抗と配線抵抗との関係に応じて異なる製造ばらつき条件を選択するＲＬＣルール抽出方法及びレイアウト設計方法を提供することを目的とする。 - 特許庁 - To provide a selecting method of an exposing method in which selection of an exposing technique corresponding to a real chip layout design is realized and required gate line width control is attained, when the exposing method is selected to perform pattern transfer for a mask pattern by the selected exposing method.
露光方法を選択し、選択した露光方法によりマスクパターンのパターン転写を行う際、実チップレイアウト設計に対応した露光技術の選択を可能にし、要求されるゲート線幅制御を達成できる、露光方法の選択方法を提供する。 - 特許庁 - A method of designing semiconductor integrated circuits comprises steps of (a) determining a layout of a semiconductor integrated circuit, (b) calculating characteristic values of the semiconductor integrated circuit, (c) determining margins of the characteristics based on the layout, and (d) based on the calculated values and the margins of the characteristics, detecting errors of the layout.
本発明による半導体集積回路設計方法は、（ａ）半導体集積回路のレイアウトを定めるステップと、（ｂ）前記半導体集積回路の特性の算出値を算出するステップと、（ｃ）前記特性のマージンを前記レイアウトに基づいて決定するステップと、（ｄ）前記算出値と前記マージンとに基づいて、前記レイアウトのエラーを検出するステップとを備えている。 - 特許庁 - The method for designing semiconductor integrated circuit includes a process to preferentially layout the primitive cells on cells on which the power switches can not be laid out within multiple cells, and a process to layout the power switches on a cell on which the primitive cells were not laid out within the multiple cells, on the semiconductor integrated circuit having the multiple cells to layout the power switches or the primitive cells.
半導体集積回路の設計方法は、電源スイッチ又はプリミティブセルを配置するための複数のセルを有する半導体集積回路に対して、複数のセルのうちの電源スイッチを配置できないセルに、優先的にプリミティブセルを配置する工程と、複数のセルのうちのプリミティブセルが配置されなかったセルに電源スイッチを配置する工程と、を含む。 - 特許庁 - In a layout method of two or more types of microcomputers having different memory capacities, the layout of peripheral function blocks of the microcomputers previously prepared as well as a positional relationship between the peripheral function blocks and a pad connected to the peripheral function blocks are not changed and later commonly used for layout of the microcomputers to be prepared.
メモリ容量の異なる２種類以上のマイクロコンピュータのレイアウトを行うマイクロコンピュータのレイアウト方法において、先にレイアウトを作成したマイクロコンピュータの周辺機能ブロックのレイアウトおよび前記周辺機能ブロックと前記周辺機能ブロックに接続するパッドとの位置関係を変更せずに後で作成するマイクロコンピュータのレイアウトに流用することを特徴とする。 - 特許庁 - The method for generating the power supply terminal pattern includes the steps of deciding the layout of the inside of the macros, deciding the layout of terminal cores on which positioning of power supply terminals for power supply is based at an uppermost layer of the macros, and generating the pattern of the power supply terminal on the basis of the terminal cores depending on layout information of the macros in a chip.
本発明による電源端子パターン生成方法は、マクロの内部のレイアウトを決定し、該マクロの最上層において電源供給用の電源端子を位置決めする基礎となる端子コアのレイアウトを決定し、チップ内での該マクロの配置情報に応じて該端子コアに基づいて該電源端子のパターンを生成する各段階を含むことを特徴とする。 - 特許庁 - The method for designing a phase shift mask includes steps of: placing an underlay pattern 102 in the layout data designing a phase shift mask; placing a first overlay pattern 100 overlapping the underlay pattern 102 and a second overlay pattern 101 not overlapping the underlay pattern in the layout data; and placing a dummy underlay pattern 105 overlapping the second overlay pattern 101 in the layout data.
位相シフトマスクの設計方法は、位相シフトマスクを設計するレイアウトデータに、下層パターン１０２を配置するステップと、レイアウトデータに下層パターン１０２と重なる第１の上層パターン１００及び下層パターンと重ならない第２の上層パターン１０１を配置するステップと、レイアウトデータに第２の上層パターン１０１と重なるダミー下層パターン１０５を配置するステップとを備えている。 - 特許庁 - In the semiconductor integrated circuit layout pattern verification method for collating a net list 1 with a net list 2 including a parasitic element extracted from a layout pattern, a net list 3 is prepared by removing the parasitic element from the net list 2 and the net list 1 is collated with the net list 3 to judge whether the layout pattern is prepared on the basis of the net list 1 or not.
ネットリスト１とレイアウトパターンより抽出された寄生素子を含むネットリスト２とを照合する半導体集積回路のレイアウトパターン検証方法において、前記ネットリスト２から寄生素子を取り除いたネットリスト３を作成し、前記ネットリスト１と前記ネットリスト３を照合することにより、レイアウトパターンが前記ネットリスト１通りに作成されているかを判定する。 - 特許庁 - To provide a layout display device of a magnet display mechanism for displaying the layout of a magnetic display mechanism designed on the basis of display information considered by a purchaser with the scale of an actual using state, and for preventing a magnet display piece absorbed to a magnet display board from being shifted or inclined during its use and a method of selling the magnetic display mechanism using this layout display device.
購入者が考えている表示情報に基づき設計されたマグネット表示機構のレイアウトを実際の利用状態の大きさで表示することができ、また使用途中でマグネット表示板に吸着したマグネット表示片がずれたり傾いたりすることがないマグネット表示機構のレイアウト表示装置及びこれを使用したマグネット表示機構の販売方法を提供する。 - 特許庁 - This semiconductor integrated circuit design method has: an input step for inputting layout data including one piece of wiring; and an output step for outputting a minimum value and a maximum value of the capacitance value and the resistance value of the one piece of wiring as a predicted value of variation statistics on the basis of the layout data.
一の配線を含むレイアウトデータを入力する入力ステップと、レイアウトデータを基に一の配線の容量値及び抵抗値の最小値及び最大値をばらつき統計の予測値として出力する出力ステップとを有する半導体集積回路設計方法が提供される。 - 特許庁 - To provide a method for layout verification, particularly DRC verification carried out following addition of a partial change to post-verification layout pattern data, of omitting time for DRC verification of a portion outside a verification target to shorten time for DRC verification such as an antenna ratio.
半導体集積回路のレイアウト検証であって、検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、検証の対象とならない箇所に対するＤＲＣ検証の時間を省略し、アンテナ比のようなＤＲＣ検証の時間を短縮する。 - 特許庁 - To provide an automatic layout position decision method for efficiently executing layout processing for designing, on a virtual plane equivalent to a substrate surface, the positions of vias, wiring paths and plating lines on the substrate surface of a semiconductor package of a bilevel ball-grid type by a calculation processing unit.
二層ボールグリッド型の半導体パッケージの基板面上におけるビア、配線経路およびめっき線の位置を、基板面上に相当する仮想平面上において設計する配置処理を、演算処理装置により効率的に実行する自動配置位置決定方法を実現する。 - 特許庁
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