「memory controller」を含む例文一覧(4966)
＜前へ 1 2 .... 61 62 63 64 65 66 67 68 69 .... 99 100 次へ＞- A control section 19 skip-reproduces data of an introduction part of a music item recorded on an optical disk 1 and a memory controller 21 compares data of the introduction part with data of an introduction part having already been stored in a memory 20 to decide whether or not they are coincident with each other.
制御部１９は、光ディスク１に記録された曲のイントロ部のデータをスキップ再生し、メモリコントローラ２１は、このイントロ部のデータと既にメモリ２０に記録されているイントロ部のデータとを比較し、一致するか否かの判定を行う。 - 特許庁 - A driving signal from the controller to a belt driving motor M is inputted to a speed memory 522 through a switch 521 while being inputted to an input switch 523, and the output of the speed memory 522 is also inputted to the input switch 523.
コントローラからのベルト駆動モータＭに対する駆動信号は、入力切換器５２３に入力されると同時にスイッチ５２１を介して速度メモリ５２２に入力され、速度メモリ５２２の出力も入力切換器５２３に入力される。 - 特許庁 - A reconfigurable address conversion part 80 capable of reconfiguring and newly generating an address for specifying bit data corresponding to each bit position of a physical memory or an I/O memory to the program performance device such as a programmable controller 10 is provided.
プログラマブルコントローラ１０等のプログラム実行装置に、物理メモリまたはＩ／Ｏメモリ上の各ビット位置を対応付けたビットデータを特定するためのアドレスを再構成して新たに生成することが可能な再構成可能アドレス変換部８０を備える。 - 特許庁 - At this time, a voltage Vcc is supplied from the PC 2 and a supply voltage VDD to the CPU 11, memory controller 12, a memory 13, a decoder 14, a DAC 15, a headphone amplifier 16, etc., is set to a voltage which is higher than in reproduction.
このとき、ＰＣ２側から電圧Ｖｃｃが供給されて、ＣＰＵ１１、メモリコントローラ１２、メモリ１３、デコーダ１４、ＤＡＣ１５、およびヘッドホンアンプ１６等の各部への供給電圧ＶＤＤは、再生中よりも高い電圧に設定される。 - 特許庁 - The stall monitoring device includes: a BMC 11 for managing a processor 103, a memory 105 and an I/O 107 which configure the computer system 100 except their power sources; and a power source controller 13 for managing the power sources of the processor 103, the memory 105 and the I/O 107.
コンピュータシステム１００を構成するプロセッサ１０３、メモリ１０５及びＩ／Ｏ１０７の電源以外を管理するＢＭＣ１１と、プロセッサ１０３、メモリ１０５及びＩ／Ｏ１０７の電源を管理する電源コントローラ１３とを備える。 - 特許庁 - To provide a memory controller which has simple and inexpensive constitution and can be flexibly adaptive to a difference in capacity of a mounted memory, securely performs limit writing even for access from a shadow area, and securely detects a fault such as a runaway of a program.
簡単安価な構成により、実装メモリの容量の違いに柔軟に対処でき、シャドウ領域からのアクセスに対しても書き込み制限を確実に行なえ、プログラムの暴走などの不具合を確実に検出することができるようにする。 - 特許庁 - A memory system 1 includes a nonvolatile memory having a first storage area 22 and a second storage area 21, and a controller 12 for raising error correction capability higher than the first storage area 22 when writing into the second storage area 21.
メモリシステム１は、第１の記憶領域２２と第２の記憶領域２１とを有する不揮発性メモリと、第２の記憶領域２１への書き込み時に、第１の記憶領域２２よりもエラー訂正能力を高くするコントローラ１２とを含む。 - 特許庁 - In a disk drive 1 having a disk medium 10 and a flash memory 22, a disk controller 20 controls so that block erase processing during access to the flash memory 22 is performed at a timing different from the timing of a seek operation during access to the disk medium 10.
ディスク媒体１０及びフラッシュメモリ２２を有するディスクドライブ１において、ディスクコントローラ２０は、フラッシュメモリ２２のアクセスに伴うブロックイレース処理のタイミングを、ディスク媒体１０のアクセスに伴うシーク動作のタイミングとは異なるように制御する。 - 特許庁 - An SoC connected to an SDRAM controlled by a memory controller and a memory PHY and operable in a normal mode and a power-saving mode, includes: a block A to be powered off in the power-saving mode; and a block B not to be powered off in the mode.
メモリーコントローラー及びメモリーＰＨＹにより制御されるＳＤＲＡＭと接続し、通常モード及び省電力モードで動作可能なＳｏＣは、省電力モードにおいて電源オフされるブロックＡ及び電源オフされないブロックＢを含む。 - 特許庁 - A user program is stored in a rewritable nonvolatile memory 21, and a program transfer part 22 transfers a system program 211 and a user program 212 stored in a first rewritable nonvolatile memory 21 to a programmable controller 1 when a power is turned on.
書換え可能な不揮発性メモリ２１にユーザプログラムを格納し、プログラム転送部２２が、電源投入時、第１の書換え可能な不揮発性メモリ２１に格納されたシステムプログラム２１１とユーザプログラム２１２をプログラマブルコントローラ１に転送する。 - 特許庁 - To provide a memory controller and a memory control method for efficiently operating the reading of read data even when the reading of read data from a storage medium is operated at a sequence mismatching section in a series of read request.
記憶媒体からのリードデータの読み出しが、一連のリード要求における順序不整合部分で行われるような場合であっても、リードデータの読み出しを効率よく動作させることが可能なメモリ制御装置及びメモリ制御方法を提供する。 - 特許庁 - A display unit contains an input-portion 11 for inputting various set values, a memory portion 12 for storing input set values, a display unit 13 for displaying the set values and a controller 14 to which the input portion, the memory portion and the display portion are connected.
各種設定値を入力するための入力部１１と、入力された設定値を記憶するための記憶部１２と、設定値を表示するための表示器１３と、入力部、記憶部、表示部と接続されたコントローラ１４とを含む。 - 特許庁 - An attachable and detachable adapter 33 is connected between the set display device 1 and a programmable controller 15, a third memory 37 is provided in the attachable and detachable adapter 33, and the third memory 37 preliminarily stores the image program from an image program preparation tool 13.
設定表示装置１とプログラマブルコントローラ１５間に脱着式アダプタ３３を接続し、この脱着式アダプタ３３内に第三メモリ３７を設け、この第三メモリ３７には予め画面プログラム作成ツール１３から画面プログラムを格納しておく。 - 特許庁 - Inside a USB memory 10 to which a power supply unit 11 is connected, for example, are provided with a controller 102, a dynamic random access memory (DRAM) 103 as a storage medium, a timer battery 104, a timer 105, and a remaining time display LED 106.
例えば、電源装置１１が接続されたＵＳＢメモリ１０の内部に、コントローラ１０２と、記憶媒体としてのダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）１０３と、タイマ用電池１０４と、タイマ１０５と、残時間表示ＬＥＤ１０６などを備える。 - 特許庁 - Furthermore, the moving picture processing unit is provided with a digital effect block 100 driven by a high speed clock signal and a signal from the camera signal processing circuit 3 selected by a switch 5 and a signal from a reproduction system circuit 4 are written in a frame memory 6 through a memory controller 7.
また高速のクロック信号で駆動されるデジタルエフェクトブロック１００が設けられ、スイッチ５で選択されたカメラ信号処理回路３からの信号と再生系回路４からの信号とがメモリコントローラ７を通じてフレームメモリ６に書き込まれる。 - 特許庁 - In this memory controller 100, an arbitration means selects plural transfer requests demanding access to a different memory device among plural data transfer requests from plural data transfer request units 101 in the same as the conventional practice and notifies a command generating means 105 of them.
アービトレーション手段では、従来と同様、複数のデータ転送要求ユニットよりの複数のデータ転送要求の中から異なるメモリ装置に対するアクセスを要求している転送要求を複数選択して、コマンド生成手段に通知する。 - 特許庁 - At the time, a system controller 301 erases the still images not included in the still images to be newly stored from the image memory 302, and reads only the still images not stored in the image memory 302 from the first large capacity storage device 305.
このとき、システムコントローラ３０１は、新たに記憶すべき静止画像に含まれない静止画像を画像メモリ３０２から消去して、画像メモリ３０２に記憶されていない静止画像のみを第１の大容量記憶装置３０５から読み出す。 - 特許庁 - A controller 100 stores a moving image file of which the thumbnail images have been displayed once in an incorporated cache memory 101 in advance, and reads the moving image file from the cache memory 101 to be displayed when the thumbnail images of the moving image file are displayed again.
制御部１００は、一度サムネイルイメージを表示した動画ファイルについては、内蔵するキャッシュメモリ１０１に保存しておき、再びその動画ファイルのサムネイルイメージを表示する場合には、キャッシュメモリ１０１から読み出して表示する。 - 特許庁 - To provide a nonvolatile memory controller capable of effectively utilizing all blocks in a nonvolatile memory without limiting a physical area for a binary writing area and a multiple-value writing area upon arbitrarily providing the areas.
任意に２値書き込み領域と多値書き込み領域とを設けた上で、それぞれの領域に対して物理的な領域制限を必要とせず、不揮発性メモリの全てのブロックを有効に利用することが可能な不揮発性メモリコントローラを提供する。 - 特許庁 - In response to receipt of a data request from the remote node, the memory controller transmits requested data from the home system memory to the remote node and conveys responsibility for global coherency management for the requested data from the home node to the remoter node in a separate transfer.
リモート・ノードからのデータ要求の受信に応答して、メモリ制御装置が要求データをホーム・システム・メモリからリモート・ノードに送信し、別の転送において、要求データに対するグローバル・コヒーレンス管理の責任を、ホーム・ノードからリモート・ノードに譲渡する。 - 特許庁 - To provide a framework capable of reducing a burden for memory management processing, and capable of transferring data efficiently and stably without enlarging a shared memory size used for the data transfer, when transferring the data using a USB host controller.
ＵＳＢホストコントローラを使用してデータ転送を行う場合に、メモリ管理処理の負担を軽減するとともに、データ転送に用いる共有メモリサイズを大きくすることなく、効率よく安定してデータ転送を行うことができる枠組みを提供する。 - 特許庁 - The output rate controller controls the output rate by referencing the difference data between the write address and the read address in the memory and can make stabilized data transfer without overflowing or underflowing even when the memory capacity is small.
また、出力レート制御装置は、メモリへの書き込みアドレスと読み出しアドレスの差分データを参照することにより出力レートを制御し、メモリの容量が小さい場合でも、オーバーフローやアンダーフローを起こすことが無く、安定したデータ転送が行える。 - 特許庁 - When a controller 3 of a scanning sonar 50 receives a transmitting command of supersonic wave from a fish finder 100, a memory control circuit 14 begins to read the waveform data from the memory 15 which memorizes the newest waveform in either the first or the second memories 15a and 15b.
スキャニングソナー５０の制御部３が魚群探知機１００から超音波の送信指令を受信すると、メモリ制御回路１４は、第１および第２メモリ１５ａ，１５ｂのうちで最新の波形データを記憶するメモリ１５から波形データを読み出す。 - 特許庁 - The three-forked road connection control means includes a bus memory connection controller to which the address bus and control bus of the processor bus, the memory bus and the system bus are respectively connected, and which transfers addresses and control signals with each other and generates data bus control signals.
三叉路接続コントロール手段は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁 - In periods TT1 to TT3 within a period tCKE in which a clock enable signal CKE is active, the supply of a control clock SD_CLK from the memory controller 1 to a synchronous semiconductor memory device 12 can be stopped.
クロックイネーブル信号ＣＫＥがアクティブ状態である期間ｔＣＫＥのうち、期間ＴＴ１、ＴＴ２、ＴＴ３において、メモリ制御装置１から同期型半導体記憶装置１２への制御クロックＳＤ＿ＣＬＫの供給を停止することができる。 - 特許庁 - The control means 103 has a bus-memory connection controller 401, with which each address bus of the processor bus, the memory bus and the system bus, and a control bus are connected together to transmit mutually addresses and control signals, and which generate data bus control signals.
この三叉路接続コントロール手段103は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラ401を有する。 - 特許庁 - To disclose a technology that can independently control bank interleave by realizing a memory interleave structure using a nonvolatile ferroelectric register in particular about an interleave controller using a nonvolatile ferroelectric memory.
本発明は不揮発性強誘電体メモリを利用したインタリーブ制御装置に関し、特に不揮発性強誘電体レジスタを用いたメモリインタリーブ構造を具現して独立的にバンクのインタリーブを制御することができるようにする技術を開示する。 - 特許庁 - When the capacity of the image data after the compression is larger than the storage capacity of the output memory 31c, the data controller 31d calculates a new compression rate so as to be maximum image data which can be stored in the output memory 31c.
出力メモリ３１ｃの記憶容量よりも圧縮後の画像データの容量の方が大きい場合には、データコントローラ３１ｄが、出力メモリ３１ｃに格納できる最大の画像データになるように新たな圧縮率を算出する。 - 特許庁 - The electronic controller 225 includes a memory 208 to store circuit breaker ratings, a breaker rating switch 205 to select the circuit breaker ratings, and a microprocessor 212 suitably and applicably coupled to the breaker rating switch and the memory.
電子制御器２２５は、回路遮断器定格を格納するメモリ２０８と、回路遮断器定格を選択する遮断器定格設定スイッチ２０５と、遮断器定格設定スイッチ及びメモリに適切に作用可能に結合されたマイクロプロセッサ２１２とを備える。 - 特許庁 - A light-control switch 11 is connected to the signal wires Ls, and the target illuminance is stored at a data memory part consisting of a nonvolatile memory fitted to the controller 12 by operation of an up-operating part Su and a down-operating part Sd of the light-control switch.
信号線Ｌｓには調光スイッチ１１が接続され、調光スイッチ１１のアップ操作部Ｓｕとダウン操作部Ｓｄとの操作により、コントローラ１２に設けた不揮発性メモリからなるデータ記憶部に目標照度が格納される。 - 特許庁 - During powering-on, a setting section 112 comprised of a direct memory access controller (DMAC) or the like reads the AG value and the AO value from the nonvolatile memory 110 without interposing a control section 108 and sets the read values to the AG register 118 and the AO register 120, respectively.
電源オン時には、ＤＭＡＣ等で構成された設定部１１２が、制御部１０８を介することなく不揮発性メモリ１１０からＡＧ値及びＡＯ値を読み出して、ＡＧレジスタ１１８及びＡＯレジスタ１２０にそれぞれ設定する。 - 特許庁 - The programmable controller is provided with an integrated circuit 10a for integrating an exclusive processor core 1' for performing sequence command, a command memory 4 for storing the sequence command and a data memory 5 being a working area during the performance of the sequence command into one chip.
プログラマブルコントローラは、シーケンス命令を実行する専用プロセッサコア１′とシーケンス命令を格納した命令メモリ４とシーケンス命令の実行中に作業領域となるデータメモリ５とを１チップに集積した集積回路１０ａを備える。 - 特許庁 - A controller 11 performs control for storing thumbnail data generated from the stream data in the first storage area 31a of the buffer memory 10, and make the stream data stored in the second storage area 31b of the buffer memory 10 when stream data are reproduced.
コントローラ１１は、ストリームデータの再生時に、バッファメモリ１０の第１の記憶領域３１ａに該ストリームデータから生成されたサムネールデータを格納させ、バッファメモリ１０の第２の記憶領域３１ｂに該ストリームデータを格納させるよう制御する。 - 特許庁 - A memory module 15M comprising a plurality of SDRAM chips connected to an address bus 63 is controlled by a memory controller 40 provided with a CPU instruction analysis section 41, an SDRAM control section 43, a buffer circuit 45, and a switching control circuit 49.
アドレスバス６３に接続された複数のＳＤＲＡＭチップからなるメモリモジュール１５Ｍは、ＣＰＵ命令解析部４１と、ＳＤＲＡＭ制御部４３と、バッファ回路４５と、切替制御回路４９と、を備えるメモリコントローラ４０によって制御される。 - 特許庁 - An SoC connected to an SDRAM controlled by a memory controller and a memory PHY and operable in a normal mode and a power-saving mode includes: a block A to be powered off in the power-saving mode; and a block B not to be powered off in the power-saving mode.
メモリーコントローラー及びメモリーＰＨＹにより制御されるＳＤＲＡＭと接続し、通常モード及び省電力モードで動作可能なＳｏＣは、省電力モードにおいて電源オフされるブロックＡ及び電源オフされないブロックＢを含む。 - 特許庁 - A camera controller 26 calculates power information required for transferring and recording the all data in a buffer memory 21 to/in the recording medium 30 referring to a selected recording mode, a type of the recording medium 30 and a buffer size of the buffer memory 21.
カメラコントローラ２６は、設定されている記録モード、記録メディア３０の種類、およびバッファメモリ２１のバッファサイズに応じてバッファメモリ２１内のデータを全て記録メディア３０へ転送・記録するために必要な電力情報を算出する。 - 特許庁 - An X-Mobile Card (card) 240, being a storage that can be connected to a terminal, comprises memories (buffers 1610-1630) for storing the data from the outside; a nonvolatile memory (a region in a flush memory chip 230); and a controller for controlling read and write of the data to them.
端末に接続可能な記憶装置であるX-Mobile Card（カード）２４０は、外部からのデータを格納するメモリ（バッファ１６１０〜１６３０）と、不揮発性メモリ（フラッシュメモリチップ２３０内の領域）と、それらへのデータ読み書きを制御するコントローラとを備える。 - 特許庁 - The three-forked connection control means 103 is provided with a bus/memory connection controller to which the address buses and control buses of the processor bus 111, the memory bus 112, and the system bus 113 are connected for transferring the addresses and control signals to one another, and for generating a data bus control signal.
この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁 - A system controller 17 controls a memory I/F 21 to make it record in a memory card 23 the character data which is obtained based on the information inputted into the mobile telephone, and then is transmitted by the mobile telephone and received by the radio transmission and reception circuit 24.
シスコン１７はメモリＩ／Ｆ２１を制御し、携帯電話に入力された情報に基づいて取得された文字データであって該携帯電話から送信されて無線送受信回路２４で受信された該文字データをメモリカード２３に記録させる。 - 特許庁 - The means 103 connected to respective address buses and control buses of the processor bus 111, the memory bus 112 and the system bus 113 has a bus/memory connection controller 401 for mutually transferring address and control signals and generating a data bus control signal.
この三叉路接続コントロール手段(103)は、プロセッサバス(111)、メモリバス(112)、システムバス(113)のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号(420)を発生するバス・メモリ接続コントローラ(401)を有する。 - 特許庁 - A region corresponding to a timer register of a CPU 202 having a timer interrupting function is installed in a PCI memory 500, and the region installed in the PCI memory 500 is accessed from an MFP controller so that the start of counting can be written.
タイマ割込機能を有するＣＰＵ２０２のタイマレジスタに対応する領域をＰＣＩメモリ５００内に設け、ＭＦＰコントローラ１００からＰＣＩメモリ５００に設けられた当該領域にアクセスすることにより、カウントの開始を書き込めるようにする。 - 特許庁 - The plurality of processors 10, 12, 14, 16 integrated on the first semiconductor substrate 100 each include a memory controller for controlling the memory 20, 22, 24, 26 that is a management target integrated on the second semiconductor substrate 200.
第１半導体基板１００上に集積化された複数のプロセッサ１０、１２、１４、１６は、それぞれが個別に、第２半導体基板２００上に集積化された管理対象となるメモリ２０、２２、２４、２６を制御するためのメモリコントローラを含む。 - 特許庁 - When transmitting data from a primary memory circuit 4 to a secondary memory circuit 6 through a photocoupler 7, the delay time data based on the time required for transmission process of the photocoupler 7 is written beforehand on a DTACK signal generation circuit 5b which is inside of a controller 5.
一次記憶回路４からフォトカプラ７を介して二次記憶回路６へデータを伝送するに際し、事前にコントローラ５内部のDTACK信号発生回路5bにフォトカプラ７の伝送処理に要する時間に基づく遅延時間データを書き込んでおく。 - 特許庁 - The nonvolatile semiconductor memory 100s is equipped with an MT block section 12s which is a data storage section, and a memory controller 121s for storing a select address, and the MTP block section 12s is configured by including the OTP arrays 126s-1 to 126s-m.
不揮発性半導体メモリ装置１００ｓは、データ記憶部であるＭＴＰブロック部１２ｓと、セレクトアドレスを記憶するメモリ制御部１２１ｓとを備え、ＭＴＰブロック部１２ｓが、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍを含み構成される。 - 特許庁 - Also, the imaging module 4 is incorporated with a memory 43, in which information specific to the CCD image sensor 28 is written, and a system controller 36 decides the cycle of a timing pulse to be generated by the timing generator 42, corresponding to the information read from the memory 43.
また、撮像モジュール４はＣＣＤイメージセンサ２８固有の情報が書き込まれたメモリ４３を内蔵し、システムコントローラ３６は、このメモリ４３から読み出された情報に対応してタイミングジェネレータ４２が発生するタイミングパルスの周期を決定する。 - 特許庁 - When a flash memory controller receives access to the storage region of the boot program from a CPU (a step S101), the flash memory controller outputs the read data to the CPU only when deciding that the corresponding block is not defective, from decision based on an ECC in data read from the corresponding page (steps S105, S106) and decision based on block information (step S109).
フラッシュメモリコントローラは、ＣＰＵからブートプログラムの記憶領域へのアクセスを受けると（ステップＳ１０１）、対応するページから読み出したデータ中のＥＣＣに基づく判定（ステップＳ１０５，Ｓ１０６）と、ブロックインフォメーションに基づく判定（ステップＳ１０９）により、対応するブロックが不良でないと判定した場合のみ、読み出したデータをＣＰＵに出力する。 - 特許庁 - The maintenance apparatus is provided with a difference display transfer means 500 listing and displaying the definition data showing the difference between the definition data 111 on the controller 100 and the definition data 301 on the external memory medium 300, displaying detailed information on the difference, and allowing the operator to select the transfer direction between the definition data on the controller and the definition data on the external memory medium.
制御装置１００の定義データ１１１と外部記憶媒体３００の定義データ３０１に差異のある定義データを一覧表示すると共に詳細な差異情報を表示し、操作者に制御装置の定義データと外部記憶媒体の定義データ間の転送方向を選択させる差異表示転送手段５００を備える。 - 特許庁 - To provide a disk array device capable of using a memory area other than one in which failure has occurred in a failed I/O process controller and minimizing the influence of performance degradation, without taking over all I/O processes to an I/O controller of the other system, when a part of a cache memory is failed.
キャッシュメモリの一部に障害が発生した場合に、Ｉ／Ｏ処理を全て他系のＩ／Ｏ処理コントローラへ引き継ぐことなく、障害が発生したＩ／Ｏ処理コントローラの障害が発生したメモリ領域以外のメモリ領域を活用するとともに、性能劣化の影響を極小化させることが可能なディスクアレイ装置を提供する。 - 特許庁 - The controller saves input division data to the non-volatile memory according to the determination of data size information contained in first input division data in data inputted for security processing from the outside, and the data management size of the storage, and reads saved data to the memory for executing the security processing when the controller receives the nth input division data.
コントローラは、外部からセキュリティ処理のために入力されるデータのうちの第１の入力分割データに含まれるデータサイズ情報と、記憶装置のデータ管理サイズとの判定に応じて、入力分割データを不揮発性メモリに退避し、第ｎの入力分割データを受け取ると、退避データをメモリへ読み出してセキュリティ処理を実行する。 - 特許庁 - According to an embodiment of the invention, the memory system include switch controller logic for controlling operation of both the first switching logic and the second switching logic to prevent simultaneous or overlapping access to the same memory bank by the plurality of link controllers and prevent simultaneous or overlapping access to the plurality of banks by the same link controller.
本発明の一部の実施形態によれば、複数のリンク制御部による同じメモリバンクへの同時の、または重複するアクセスを防ぎ、同じリンク制御部による複数のバンクへの同時の、または重複するアクセスを防ぐために、第1のスイッチングロジックおよび第2のスイッチングロジックの両方の動作を制御するためのスイッチ制御部ロジックがある。 - 特許庁
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