「output buffer」を含む例文一覧(2839)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 56 57 次へ＞- When the data are stored in the buffer memory, an output section starts to read out the data from the buffer memory.
バッファメモリにデータが蓄積されると、出力部はバッファメモリからデータの読み出しを開始する。 - 特許庁 - An output buffer receives the analog pixel data outputted by the analog buffer and drives a data line.
出力バッファが、アナログバッファが出力するアナログピクセルデータを受信し、データラインを駆動する。 - 特許庁 - The output buffer circuit includes alternately in parallel the pre-buffer circuit 150 and a replica buffer circuit 160 simulating it, and temporarily increases the input bias current of output stage transistors QN12, QP22 of the output buffer circuit 110 on the basis of the output current of the replica buffer circuit 160 in the transient period of a new input and output signal when the signal SGO is changed.
プリバッファ回路150とこれを模擬したレプリカバッファ回路160とを互いに並列に備え、信号SGOが変化する際の入出力新信号の過渡期間において、レプリカバッファ回路160の出力電流に基づいて出力バッファ回路110の出力段トランジスタQN12、QP22の入力バイアス電流を一時的に増強する。 - 特許庁 - To obtain an output buffer, input buffer, and bi-directional buffer of 1.8 V which may be of small chip size in a semiconductor integrated circuit.
半導体集積回路において、チップサイズが小さくて済む１．８Ｖの出力バッファ、入力バッファ、双方向バッファを得る。 - 特許庁 - During a period when the output module A reads an image from the band buffer to output the same, an image can be written in the band buffer in the output module B.
出力モジュールＡがバンドバッファから画像を読み出して出力している間に、出力モジュールＢではバンドバッファに対して画像の書込ができる。 - 特許庁 - The output voltage V4 of a booster circuit 1, the output voltage V1 of a buffer circuit BF1, the output voltage V0 of a buffer circuit BF2, and ground GND are used.
昇圧回路１の出力電圧Ｖ４、バッファ回路ＢＦ１の出力電圧Ｖ１、バッファ回路ＢＦ２の出力電圧Ｖ０、およびＧＮＤを用いる。 - 特許庁 - A bidirectional input/output cell BIO provided with an output buffer BUFA; an input buffer BUFB; and an input/output terminal I/O is arranged.
出力バッファＢＵＦＡ、入力バッファＢＵＦＢ及び入出力端子Ｉ／Ｏを備えた双方向入出力セルＢＩＯが配置されている。 - 特許庁 - The internal output line can be driven by each output driver of a page buffer.
前記内部出力線は、ページバッファの各々出力ドライバーによって駆動可能である。 - 特許庁 - To allow an open drain output buffer to be subjected to a comparatively high voltage applied to an output pad.
オープンドレイン出力バッファは、出力パッドに印加される比較的高電圧を受ける。 - 特許庁 - Large ring back doesn't occur in the output signal, and the delay time of the output buffer is shortened.
出力信号に大きなリングバック生じず、出力バッファの遅延時間は減少する。 - 特許庁 - Thus, since the response speed of the output buffer circuit becomes slow, output noise is reduced.
よって、出力バッファ回路の応答速度が遅くなるので、出力ノイズが低減する。 - 特許庁 - A latch pulse output circuit 29 outputs latch pulse LP to the output buffer 31.
ラッチパルス出力回路２９は、ラッチパルスＬＰを出力バッファ３１に出力する。 - 特許庁 - An output control circuit 3 generates a buffer select signal and a data output acknowledgement signal.
出力制御回路３はバッファセレクト信号及びデータ出力可能信号を生成する。 - 特許庁 - To provide an output buffer circuit having a switchable common mode output voltage level.
切替可能な共通モード出力電圧レベルを有する出力バッファ回路を得る。 - 特許庁 - DETECTION OF EXTERNAL PULL-UP REGISTER AND COMPENSATION FOR OUTPUT BUFFER
外部プルアップ抵抗器検出および出力バッファの補償 - 特許庁 - to open a dynamically sized output buffer.
を使って動的にサイズが変化する出力バッファをオープンしている。 - JM - function returns the number of bytes in the output buffer.
関数は、出力バッファに入っているデータのバイト数を返す。 - JM - SWITCHING CONFIGURATION AND METHOD PROVIDED WITH SEPARATE OUTPUT BUFFER
別々の出力バッファを備えたスイッチング構成および方法 - 特許庁 - SLEW RATE CONTROL APPARATUS, OUTPUT BUFFER AND INFORMATION PROCESSING APPARATUS
スルーレート制御装置、出力バッファおよび情報処理装置 - 特許庁 - HIGH-SPEED OUTPUT BUFFER CIRCUIT FOR HIGH AND LOW VOLTAGE OPERATIONS
高電圧および低電圧動作用高速出力バッファ回路 - 特許庁 - OUTPUT BUFFER CIRCUIT, AND SIGNAL TRANSMISSION INTERFACE CIRCUIT AND APPARATUS
出力バッファ回路、信号伝送インタフェース回路および装置 - 特許庁 - Should return True as long as items remain on the producer fifo,or the channel is connected and the channel's output buffer is non-empty. Subsections
Should return True as long as items remain on the producer fifo,or the channel is connected and the channel's output buffer is non-empty.プロデューサfifoが空ではないか、チャネルが接続中で出力バッファが空でない場合、Trueを返します。 - Python - If the predicate procedure finds no match, XCheckIfEvent returns False, and the output buffer will have been flushed.
)述語手続きがマッチしなかった場合は、XCheckIfEventはFalseを返す。 - XFree86 - The tri-state output buffer 5 is controlled by a CPU 1.
トライステート出力バッファ５はＣＰＵ１によって制御される。 - 特許庁 - An output instruction means 94 causes the input information retained in the buffer high in the output priority to be output.
出力指示手段９４は、出力優先度の高いバッファに保持された入力情報を出力させる。 - 特許庁 - The data structure is packed in an output buffer of the host computer based on a description inside the host description, and the output buffer is transferred to an input buffer of a client computer.
ホスト記述内の記述に基づき該ホストコンピュータの出力バッファ内に該データ構造体をパックし、この出力バッファをクライアントコンピュータの入力バッファに移送する。 - 特許庁 - Each crossbar switch includes an input buffer at each input node, a crosspoint buffer at each crosspoint of switch fabric, and an output buffer at each output node.
各クロスバー・スイッチは、各入力ノードにおける入力バッファと、スイッチ・ファブリックの各クロスポイントにおけるクロスポイント・バッファと、各出力ノードにおける出力バッファとを含む。 - 特許庁 - An output buffer 10 contains a first clamp circuit 20 connected to the pull-up output transistor of the buffer to and a second clamp circuit 30 connected to the pull-down output transistor of the buffer 10.
出力バッファ（１０）は、このバッファのプルアップ出力トランジスタに接続された第１のクランプ回路（２０）と、このバッファのプルダウン出力トランジスタに接続された第２のクランプ回路（３０）とを含む。 - 特許庁 - An output voltage of the pre-buffer 4 is fed to the output buffer 2 within a prescribed period after a logic level of digital data is changed and an input parasitic capacitance of the output buffer 2 is charged/discharged.
デジタルデータの論理が変化してから所定期間内は、プリバッファ４の出力電圧が出力バッファ２に供給され、出力バッファ２の入力寄生容量の充放電が行われる。 - 特許庁 - The output buffer code generation circuit 15 performs operation processing so as to make target impedance on the basis of the impedance code and generates an output buffer code for adjusting the impedance of the output buffer circuit 1.
出力バッファコード生成回路１５は、インピーダンスコードに基づいて目標となるインピーダンスとなるように演算処理して出力バッファ回路１のインピーダンスを調整する出力バッファコードを生成する。 - 特許庁 - The output buffer 9 becomes driving force to the SDRAM, and the selector circuit 13 selects the output signal of an input buffer 11 and the switches connection destinations so as to output the output signal.
出力バッファ９は、該ＳＤＲＡＭに対する駆動の力となり、セレクタ回路１３は、入力バッファ１１の出力信号を選択して出力するように接続先の切り替えを行う。 - 特許庁 - The receiver 20_n includes a data input buffer 21, a first clock input buffer 22_1 and a first clock output buffer 23_1.
受信装置２０_ｎは、データ入力バッファ２１、第１クロック入力バッファ２２_１および第１クロック出力バッファ２３_１を備える。 - 特許庁 - The horizontal parity bit is fed to a buffer input output section 32 together with cell data and written in a cell buffer 18.
水平パリティビットはセルデータと共にバッファ入出力部３２に送られセルバッファ１８に書き込まれる。 - 特許庁 - The buffer circuit 20 includes a pre-buffer PBF, and first and second output buffers QBF1 and QBF2.
バッファー回路２０は、プリバッファーＰＢＦと第１、第２の出力バッファーＱＢＦ１、ＱＢＦ２を含む。 - 特許庁 - DIFFERENTIAL OUTPUT BUFFER, DIFFERENTIAL INPUT BUFFER, SEMICONDUCTOR INTEGRATED CIRCUIT, TRANSCEIVER CIRCUIT, BUS, AND INFORMATION PROCESSING UNIT
差動出力バッファ、差動入力バッファ、半導体集積回路、トランシーバ回路、バス、情報処理装置 - 特許庁 - In the view from the crystal connection terminal X2 having a phase opposite to that of output of the on/off controllable output buffer 32, an output terminal of the output buffer 32 is disposed farther than an output terminal of the output buffer 31 that is not subjected to the on/off control.
オン／オフ制御が可能な出力バッファ３２の出力とは逆位相となる水晶接続端子Ｘ２から見て、その出力バッファ３２の出力端子が、オン／オフ制御がされない出力バッファ３１の出力端子よりも遠い位置に配置するようにする。 - 特許庁 - An output of the function selector 31 is to be inputted to the buffer 30.
機能セレクタ３１の出力は、バッファ３０に入力される。 - 特許庁 - OUTPUT BUFFER ATM EXCHANGE AND MULTIPLE ADDRESS CONTROL METHOD
出力バッファ型ＡＴＭ交換装置および同報制御方法 - 特許庁 - The second buffer controls the output terminal in accordance with a first level.
前記第２バッファは、前記出力端を第１レベルに制御する。 - 特許庁 - SEMICONDUCTOR CIRCUIT, OUTPUT BUFFER WAVEFORM ADJUSTING METHOD FOR SEMICONDUCTOR CIRCUIT
半導体回路、半導体回路の出力バッファ波形調整方法 - 特許庁 - A buffer has a power source terminal, a ground terminal, and an output terminal.
バッファは、電源端子、グランド端子及び出力端子を備える。 - 特許庁 - To reduce a through current in a CMOS output buffer circuit.
ＣＭＯＳ出力バッファ回路における貫通電流を低減する。 - 特許庁 - To reduce a load with respect to the boost power source of an output buffer.
出力バッファの昇圧電源に対する負荷を低減する。 - 特許庁 - To provide a buffer amplifier capable of widening an output power range.
出力電圧範囲の拡大が可能なバッファアンプを実現する。 - 特許庁 - INPUT/OUTPUT BUFFER FOR SEMICONDUCTOR INTEGRATED CIRCUIT COMPATIBLE WITH MULTI-POWER SUPPLY
多電源対応の半導体集積回路用入出力バッファ - 特許庁 - To correct an offset of a D/A output buffer with high accuracy.
Ｄ／Ａ出力バッファのオフセットを高い精度で補正可能にする。 - 特許庁 - The output buffer has 1st and 2nd transistor cascode stacks.
出力バッファは、第１および第２のトランジスタカスコードスタックを有する。 - 特許庁 - SEMICONDUCTOR DEVICE EQUIPPED WITH IMPEDANCE ADJUSTABLE OUTPUT BUFFER
インピーダンスの調整が可能な出力バッファを備えた半導体装置 - 特許庁 - The size of the transistor of the output buffer 104 is adjusted to 1/N times the size of a transistor of an output buffer.
調整用出力バッファ１０４が有するトランジスタのサイズは、出力バッファが有するトランジスタのサイズの１／Ｎ倍に設定されている。 - 特許庁 - In a second mode, the first output buffer QBF1 and the second output buffer QBF2 are set in an operationally enabled state.
第２のモードでは、第１の出力バッファーＱＢＦ１及び第２の出力バッファーＱＢＦ２が動作イネーブル状態に設定される。 - 特許庁
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