「output buffer」を含む例文一覧(2839)

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  • A buffer memory 2 for storing a digital signal is provided to an output side of a reception section 1, and a D/A converter 3 and an output apparatus 4 are sequentially connected to the output side of the buffer memory 2.
    受信部１の出力側に、デジタル信号を記憶するためのバッファメモリ２を設け、その出力側に、Ｄ／Ａ変換器３および出力機器４を順次接続する。 - 特許庁
  • This transceiver circuit consists of a differential output buffer 1, a differential input buffer 2, and a slewing rate control circuit 13 that receives an output signal from a phase comparator 21 to control the slewing rate of the differential output buffer 1.
    本発明のトランシーバは、差動出力バッファ１と差動入力バッファ２、位相比較器２１の出力信号を入力とし差動出力バッファ１のスルーレートを制御するスルーレート制御回路１３から構成される。 - 特許庁
  • The normal output buffer circuit 113 outputs a third output signal as an output buffer for normal operation through a second terminal 123 while the test-mode-ready buffer circuit 111 operates on the basis of the TEST signal.
    通常出力バッファ回路１１３は、テストモード対応バッファ回路１１１がＴＥＳＴ信号に基づいて動作する間、第２端子１２３を介して通常動作の出力バッファとして第３出力信号を出力する。 - 特許庁
  • The present invention includes an output-stage buffer 1, pre-buffers 2 and 3 which drive the output-stage buffer 1, and control circuits 4 and 5 which control input signals to the pre-buffers 2 and 3 based upon signals that the pre-buffers 2 and 3 output to the output-stage buffer 1.
    この発明は、出力段バッファ１と、出力段バッファ１を駆動するプリバッファ２、３と、プリバッファ２、３が出力段バッファ１へ出力する信号に基づいて、プリバッファへ２、３の入力信号を制御する制御回路４、５と、を備えている。 - 特許庁
  • The output musical sound data of a sound source circuit 23 are written to a memory 31 through a buffer 24, a selector 26, and a buffer 30.
    音源回路２３の出力楽音データは、バッファ２４、セレクタ２６、バッファ３０を介してメモり３１に書き込まれる。 - 特許庁
  • The memory devices also include a column decoder, a data register buffer unit, a row decoder, an erase control unit, and an input/output buffer unit.
    メモリデバイスは、列デコーダ、データレジスタバッファ部、行デコーダ、消去制御部、及び入力／出力バッファ部とを含んでいる。 - 特許庁
  • The bidirectional terminal 12 including an output buffer 10 and an input buffer 19 is connected to the combined circuit 2.
    組み合わせ回路２には、出力バッファ１０と入力バッファ１９を含む双方向端子１２が接続されている。 - 特許庁
  • In the buffer type selection part, a buffer type when the clock selection signal is output is selected based on this notification.
    バッファタイプ選択部においては、この通知に基づきクロック選択信号を出力する際のバッファタイプを選択する。 - 特許庁
  • Then, a buffer control unit 20 changes the output start address of the synchronous data stored in the synchronous data buffer 22.
    そして、バッファ制御部２０が同期データ用バッファ２２に格納された同期データの出力開始アドレスを変更する。 - 特許庁
  • In a packet data outputting device DBA1, a packet buffer 260 stores input packets, and output buffer managing means (530, 540) manage packets to be outputted, and output a buffer designated by the output buffer managing means among the stored buffers according to the instruction of an output start instructor 520 for announcing the arrival of a prescribed output start time.
    パケットデータ出力装置DBA1において、パケットバッファ２６０は入力パケットを蓄積し、出力バッファ管理手段（５３０、５４０）は出力するパケットを管理し、所定の出力開始時刻に達っしたことを知らせる出力開始指示器５２０の指示に従って、蓄積されたバッファのうち出力バッファ管理手段が指定するバッファを出力する。 - 特許庁
  • In a sound output terminal device 100, a buffer control section 122 adjusts a buffer size of a jitter buffer 128 in accordance with a sound output mode setting-instructed in an instruction receiving section 120.
    音声出力端末装置１００において、バッファ制御部１２２は、指示受付部１２０において設定指示された音声出力モードに応じて、ジッタバッファ１２８のバッファサイズを調節する。 - 特許庁
  • To provide an output buffer circuit which enables the speed-up of the output signals for the small input signals with keeping the enough capacity of the main buffer and the predetermined fan-into the pre-buffer.
    メインバッファの十分な駆動能力とプリバッファの所定のＦａｎ−ｉｎとを維持したまま、入力すべき微小信号に対して出力信号を高速化できる出力バッファ回路を提供する。 - 特許庁
  • When the throughput of a certain output buffer exceeds the fixed value, the buffer monitoring part specifies an optical path, to which an input port which may exert influence to the output buffer is connected and performs cut-through of a signal from the optical path.
    ある出力バッファの処理量が一定値を超えた場合に、出力バッファに影響を与える入力ポートが接続されている光パスを特定し、その光パスからの信号をカットスルーさせる。 - 特許庁
  • A drive ability control circuit 12 varies the output voltage of output voltage variable type power source circuits 111 and 112 of an output buffer 11 for adjusting amplitude of a differential outputted from the output buffer.
    駆動能力制御回路１２は、出力バッファ１１の出力電圧可変型電源回路１１１，１１２の出力電圧を変化させることにより、出力バッファから出力される差動の振幅を調節する。 - 特許庁
  • An output buffer 7 for multicast provides an output to the output port based on an output permission from the output mediation units 6-0 to 6-m corresponding to the output ports to output an output information for multicast from a bit map table 8.
    マルチキャスト用出力バッファ７はビットマップテーブル８からのマルチキャスト用出力情報の出力すべき出力ポートに対応する出力調停部６−０〜６−ｍからの出力許可に基づいて出力ポートへ出力する。 - 特許庁
  • To provide a semiconductor integrated circuit capable of reducing noise included in an output signal of an output buffer, and to provide a differential output circuit.
    出力バッファの出力信号に含まれるノイズが低減した半導体集積回路および差動出力回路を提供する。 - 特許庁
  • When an output mapping function 7 is started, an output XML document 10 is output from the mapping data 8 in the variable buffer.
    出力マッピング機能７が起動された時点で、変数バッファ中のマッピングデータ８から出力ＸＭＬ文書１０を出力する。 - 特許庁
  • BUFFER CONTROLLER, GENERAL PURPOSE PORT CONTROLLER, INPUT/OUTPUT SYSTEM AND INFORMATION PROCESSOR
    バッファ制御装置、汎用ポート制御装置、入出力システム、情報処理装置 - 特許庁
  • which is a length. It uses the same pointer as an output pointer to a char [] buffer of this length.
    これは同じ大きさのchar []バッファ への出力ポインタとしても使用します。 - JM
  • The output of the buffer 30 is to be determined by the inverter 32 in a certain timing.
    あるタイミングで、バッファ３０の出力は、インバータ３２によって判定される。 - 特許庁
  • MULTIPLE ADDRESS CELL CONTROL SYSTEM AND METHOD FOR INPUT OUTPUT BUFFER TYPE ATM SWITCH
    入出力バッファ型ＡＴＭスイッチの同報セル制御方式および方法 - 特許庁
  • To reduce power loss of an output buffer circuit that drives an inductive load.
    誘導性負荷を駆動する出力バッファ回路の電力損失を低減する。 - 特許庁
  • SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND OUTPUT BUFFER DELAY VARIATION DETECTING METHOD
    半導体集積回路装置および出力バッファ遅延変動検出方法 - 特許庁
  • LOAD ADAPTIVE TYPE LOW NOISE OUTPUT BUFFER AND SEMICONDUCTOR HAVING THE SAME
    負荷適応型の低雑音出力バッファ及びそれを有する半導体装置 - 特許庁
  • If there are no events pending,XtAppPending flushes the output buffer and returns zero.
    処理されていないイベントがない場合、XtAppPendingは出力バッファをフラッシュして 0 を返す。 - XFree86
  • FRAME BUFFER DEVICE PROVIDED WITH DIGITAL IMAGE INPUT- OUTPUT AND IMAGE DISPLAY DEVICE
    デジタル画像入出力を備えるフレームバッファ装置および画像表示装置 - 特許庁
  • To realize reduction in power consumption by reducing the drive capacity of an output buffer.
    出力バッファの駆動能力を削減し、低消費電力化が実現する。 - 特許庁
  • When the output of the data through the first output port is inhibited, the path switching part 130 makes the first buffer part or the second buffer part output the data input through the first input port through the second output port instead of the first output port.
    経路切替部１３０は、第１の出力ポートを介したデータの出力が禁止されている場合、第１の入力ポートを介して入力されたデータを第１の出力ポートに代えて第２の出力ポートを介して出力させる。 - 特許庁
  • The calibration circuit comprises: a first replica buffer 110 including the substantially same circuit configuration as a pull-up circuit constituting an output buffer; and a second replica buffer 130 including the substantially same circuit configuration as a pull-down circuit constituting the output buffer.
    出力バッファを構成するプルアップ回路と実質的に同じ回路構成を有する第１のレプリカバッファ１１０と、出力バッファを構成するプルダウンと実質的に同じ回路構成を有する第２のレプリカバッファ１３０とを備える。 - 特許庁
  • Then the impartiality warrant/high efficiently hybrid type time slot assignment control function 141 informs the output control circuit 703 controlling a cell output from the buffer 701 about the result.
    そして、その結果をバッファ701 からのセル出力を制御する出力制御回路703 に通知する。 - 特許庁
  • To obtain an output simultaneous operation reducing circuit for reducing the influence of a noise due to the simultaneous operation of an output buffer.
    出力バッファの同時動作によるノイズの影響を小さくした出力同時動作低減回路を得る。 - 特許庁
  • An output buffer 22 comprises transistors TP2 and TN2 connected between the power line and the ground line, and a resistor R2 connected between a node n2 and the input/output terminal 23.
    信号入力モードにおいて、出力バッファ２１，２２によって１つの終端回路を構成する。 - 特許庁
  • Output buffer circuits 12e and 12f are serially connected to an output terminal of the 2nd delay line DL2.
    第２の遅延線ＤＬ２の出力端には出力バッファ回路１２ｅ、１２ｆが直列接続されている。 - 特許庁
  • To match the impedance of an output buffer and the resistance of an externally mounted resistor with high precision even at a low output voltage.
    低出力電圧でも、出力バッファのインピーダンスを精度良く外付け抵抗の抵抗値に合わせ込むこと。 - 特許庁
  • An output buffer circuit 4 drives respective output terminals 3a to 3n on the basis of latch outputs 5a to 5n.
    出力バッファ回路４は、ラッチ出力５ａ〜５ｎに基づいて各出力端子３ａ〜３ｎを駆動する。 - 特許庁
  • Isolators 52 and 54 isolate output of the buffer amplifier 34 and output of the current-voltage converting amplifier 24 from each other.
    バッファアンプ３４と電流−電圧変換アンプ２４の出力間をアイソレータ５２，５４を用いてアイソレートする。 - 特許庁
  • The data output buffer externally outputs data that are read out from a memory cell in response to the data output clock.
    データ出力バッファはメモリセルから読み出されるデータをデータ出力クロックに応じて外部に出力する。 - 特許庁
  • An IP packet output processing part 45 reads the IP packet from the buffer part 42 on the basis of the output clock.
    ＩＰパケット出力処理部４５は、出力クロックに基づいて、バッファ部４２からＩＰパケットを読み出す。 - 特許庁
  • At scan test, the output Buffer BUFA is set at an output inhibition state by a scan signal SCAN.
    スキャンテスト時には、スキャン信号ＳＣＡＮによって、出力バッファＢＵＦＡを出力禁止状態に設定される。 - 特許庁
  • An output buffer for integrated circuit equipped with a predrive step 12 and an output driver step 14 is provided.
    プリドライブ段１２および出力ドライバ段１４を備えている集積回路用出力バッファを提供する。 - 特許庁
  • The peak hold circuit 14 comprises: a buffer circuit 15A to be operated by receiving the output signal of the negative output terminal 17; a buffer circuit 15B to be operated by receiving the output signal of the positive output terminal 16; and a capacitor C11 to be connected to both ends of the output terminals of the buffer circuits 15A and 15B.
    ピークホールド回路１４は、負の出力端子１７の出力信号を受けて動作するバッファ回路１５Ａと、正の出力端子１６の出力信号を受けて動作するバッファ回路１５Ｂと、バッファ回路１５Ａの出力端子とバッファ回路１５Ｂの出力端子の両端に接続されるコンデンサＣ１１とからなる。 - 特許庁
  • To provide an output buffer circuit, a differential output buffer circuit, an adjustment circuit, an output buffer circuit with adjustment function and a transmission method, capable of improving resolution of a pre-emphasis amount without increasing power consumption and circuit area.
    消費電力、回路面積を増やすことなく、プリエンファシス量の分解能を向上することが可能な出力バッファ回路、差動出力バッファ回路、調整回路及び調整機能付き出力バッファ回路、並びに伝送方法を提供する。 - 特許庁
  • To obtain the output buffer circuit which enables a stable test to be conducted without being affected by delay caused by additional capacitor a connected tester side by increasing the driving capability of an output buffer having low driving capacity when the output buffer circuit is tested.
    弱いドライブ能力の出力バッファ回路のテスト時に、出力バッファのドライブ能力を高くすることで、接続されたテスタ側の付加容量による遅延などの影響を受けることなく、安定なテストが行える出力バッファ回路を得る。 - 特許庁
  • Furthermore, the buffer control section 122 controls a timing for a media buffer to send out a sound packet to the jitter buffer 128 in accordance with the setting-instructed sound output mode.
    またバッファ制御部１２２は、設定指示された音声出力モードに応じて、メディアバッファがジッタバッファ１２８に音声パケットを送出するタイミングを制御する。 - 特許庁
  • For each buffer, a buffer usage count is stored that indicates the sum (over all packets represented in the buffer) of the number of output ports toward which each of the packets is destined.
    バッファごとに、パケットのそれぞれがあてられた出力ポートの個数の合計（バッファで表されるすべてのパケットに関する）を示すバッファ使用カウントが保管される。 - 特許庁
  • A buffer control part (30) performs output control of the buffer (20) such that the memory access parameter is outputted in order corresponding to each bank of the multi-bank memory from the buffer (20).
    バッファ制御部（３０）は、バッファ（２０）からマルチバンクメモリの各バンクに対応する順にメモリアクセスパラメータが出力されるようにバッファ（２０）の出力制御を行う。 - 特許庁
  • The data input/output device 100 includes: a first buffer part 110; a second buffer part 120; and a path switching part 130.
    このデータ入出力装置１００は、第１のバッファ部１１０と、第２のバッファ部１２０と、経路切替部１３０と、を備える。 - 特許庁
  • To provide a buffer amplifier capable of solving an output error, and a display device having less variation in display luminance by using this buffer amplifier.
    出力誤差を解消したバッファアンプ、および、このバッファアンプを使用し、表示輝度変化の少ない表示装置を提供する。 - 特許庁
  • The buffer 402 is a high impedance output buffer for providing insulation and adjusting or increasing/decreasing a control voltage beforehand.
    バッファ４０２は、絶縁を提供し、制御電圧をあらかじめ調整あるいは増減する高インピーダンス出力バッファである。 - 特許庁
  • To prevent breakdown of an output video by properly performing buffer selection judgment when double buffer structure is adopted.
    ダブルバッファ構造を採用した場合においてバッファ選択判定を適切に行うことにより出力映像の破綻を防ぐ。 - 特許庁
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