「output buffer」を含む例文一覧(2839)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 56 57 次へ＞- The switch 26 controls an electric connection between an output terminal 24 of the output buffer 23 and an input terminal 28 of the input buffer 29.
スイッチ２６は、出力バッファ２３の出力端子２４と入力バッファ２９の入力端子２８との電気的接続を制御する。 - 特許庁 - This input/output buffer is characterized in provision of a variable resistor that is connected between an input terminal and a point receiving a system voltage of the input/output buffer.
入出力バッファのシステム電圧と入力端子の間に接続されている可変抵抗器の提供に特徴づけられる。 - 特許庁 - The transmitter 1 includes: a data conversion circuit 11, a drive circuit 20, a main output buffer circuit 31 and a sub-output buffer circuit 32.
送信装置１は、データ変換回路１１，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２を備える。 - 特許庁 - Upon a transmission anomaly assertion signal, a buffer control circuit 19 inactivates an output buffer enable signal EN2 to disconnect the output buffer 13 from the system bus and activates a bypass buffer enable signal EN1 to put a bypass buffer 11 into a bypass mode.
バッファ制御回路１９は、送信異常の判定信号で出力バッファ・イネーブル信号ＥＮ２をインアクティブにして出力バッファ１３をシステムバスから切り離し、バイパス・バッファ・イネーブル信号ＥＮ１をアクティブにしてバイパス・バッファ１１をバイパス状態にする。 - 特許庁 - This DLL circuit is equipped with a delay circuit 20 between a clock buffer 5 and an output buffer 10 so as to put the input clock CLK inputted to the clock buffer 5 and the output clock OCLK outputted from the output buffer 10 in phase with each other.
このＤＬＬ回路には、クロックバッファ５に入力される入力クロックＣＬＫと出力バッファ１０から出力される出力クロックＯＣＬＫとの位相を合わせるために、これらバッファ間に遅延回路２０が備えられている。 - 特許庁 - In the output buffer, general and speed driving elements exist together to drive the final output element.
出力バッファでは、汎用およびスピード駆動素子が共存して最後の出力素子を駆動する。 - 特許庁 - This invention also provides the solid-state imaging element provided with the output buffer circuit as its output circuit.
また、この出力バッファ回路を出力回路として備える固体撮像素子でもある。 - 特許庁 - The signal at the node M is outputted from an output buffer section 30 as an output signal OUT.
ノードＭの信号は、出力バッファ部３０から出力信号ＯＵＴとして出力される。 - 特許庁 - To reduce variation of the output slew rate due to process variations in an output buffer circuit.
出力バッファ回路において、プロセスバラツキに起因する出力スルーレートの変動を低減する。 - 特許庁 - The output buffer circuit 1 is provided with an output circuit 30 for outputting a ternary on the basis of the signals B and D.
この信号Ｂ，Ｄに基づいて３値を出力する出力回路３０を備えた。 - 特許庁 - An input and output buffer control circuit 9 controls an external output controls in a usual mode so that the external output can be output if an identifying signal P for a fetch instruction is not active as well as the external output can not be output to an address buffer 11 and an input/output data buffer 12 if the identifying signal P for the fetch instruction is active.
通常のモードでは、入出力バツファ制御回路９は、命令フェッチ認識信号Ｐがアクティブな時アドレス出力バツファ１１およびデータ入出力バツファ１２に対し外部出力をしないように、また命令フェッチ認識信号Ｐがアクティブでないときは出力できるように制御する。 - 特許庁 - The inspection support system includes an inspection result writing section 53 for writing the inspection results obtained during execution of a control program into an output buffer 56, a camera image output section 57 to read and output a camera image in an output buffer 56, and a measurement result output section 58 to read and output measurement results in the output buffer 56.
制御プログラムの実行時に得られる検査結果を出力バッファ５６に書き込む検査結果書込み部５３と、出力バッファ５６内のカメラ画像を読み出して出力するカメラ画像出力部５７と、出力バッファ５６内の計測結果を読み出して出力する計測結果出力部５８により構成される。 - 特許庁 - A buffer 5, provided installed in the output buffer of a semiconductor integrated circuit device is provided with a steady output circuit 5_1, a steady output control circuit 5_2, a transition output circuit 5_3 and a transition output control circuit 5_4.
半導体集積回路装置の出力バッファに設けられたバッファ５は、定常出力回路５_1 、定常出力制御回路５_2 、遷移出力回路５_3 、ならびに遷移出力制御回路５_4 からなる。 - 特許庁 - According to the configuration, swing width of output data outputted from the output buffer in pull-up operation or pull-down operation is widened, simultaneously output data skew is decreased and strength of the output buffer is increased even when it is the open drain type output buffer.
この構成は、プルアップ動作やプルダウン動作の場合に出力バッファから出力される出力データのスイング幅を広げると同時に出力データスキューを減少させ、またオープンドレイン方式の出力バッファでも出力バッファの強度を増加させる。 - 特許庁 - The semiconductor integrated circuit device 100 includes an output buffer 1 of a small amplitude/high-speed operation, an input buffer 2 of a small amplitude/high-speed operation, and an input/output connection circuit 3 connecting an output terminal of the output buffer 1 to an input terminal of the input buffer 2.
半導体集積回路装置１００は、小振幅・高速動作の出力バッファ１と、小振幅・高速動作の入力バッファ２と、出力バッファ１の出力端子と入力バッファ２の入力端子との間を接続する入出力接続回路３と、を有する。 - 特許庁 - An output buffer data generation unit 28 stores data from the output frame 29 into an output buffer 31 constituted of a prescribed number of sub-frames having the second hop size.
出力バッファデータ生成部２８は、出力フレーム２９から、第２のホップサイズを有する所定数のサブフレームからなる出力バッファ３１にデータを格納する。 - 特許庁 - To provide an output buffer circuit, input/output buffer circuit and semiconductor device, capable of reducing noise being caused in supply potential in switching of an output level.
出力レベルのスイッチング時に電源電位に発生され得るノイズを低減することのできる出力バッファ回路、入出力バッファ回路及び半導体装置を提供する。 - 特許庁 - An output interface circuit 420_1 contained in a timing controller IC 400 includes an output buffer 422 and an attenuation unit 424 provided in a subsequent stage of the output buffer 422.
タイミングコントローラＩＣ４００が含む出力インターフェース回路４２０＿１は、出力バッファ４２２と、出力バッファ４２２の後段に設けられた減衰部４２４とを有している。 - 特許庁 - The input control parts 2210a to 2210n are at short distances to the output buffer part 2230a and have short delay times of the back pressure, so the output buffer part 2230a can avoid a buffer overflow with a small buffer size.
入力制御部２２１０ａ〜２２１０ｎは、出力バッファ部２２３０ａとの距離が近く、バックプレッシャの遅延時間が短いため、出力バッファ部２２３０ａは少ないバッファサイズでバッファ溢れを回避することができる。 - 特許庁 - Output data of a logic circuit LGA is outputted to the input/output terminal I/O through the output buffer BUFA.
論理回路ＬＧＡの出力データは出力バッファＢＵＦＡを通して入出力端子Ｉ／Ｏに出力される。 - 特許庁 - Both of the input buffer memory 112 and the output buffer memory 113 have a double-buffer structure, each of them has areas A, B and holds input/output data for the processor 111.
入力バッファメモリ１１２、出力バッファメモリ１１３は、いずれもダブルバッファ構成であり、それぞれ領域Ａ、Ｂを有し、プロセッサ１１１に対する入出力データを保持する。 - 特許庁 - When the instruction receiving section 120 receives a setting instruction of a sound output mode requesting low delay of sound output, the buffer control section 122 reduces the buffer size of the jitter buffer 128.
指示受付部１２０が、音声出力の低遅延を要求する音声出力モードの設定指示を受け付けると、バッファ制御部１２２が、ジッタバッファ１２８のバッファサイズを縮小する。 - 特許庁 - A buffer conversion section 104 converts information comprising the stream data whose buffering processing has been performed by the output buffer 103, into a file format according to the capacity of the output buffer 103.
バッファ変換部１０４は、出力バッファ１０３の容量に応じて、当該出力バッファ１０３によりバッファリング処理されたストリームデータを含む情報をファイル形式に変換する。 - 特許庁 - The output buffer circuit is composed of a pre-driver stage and a main driver stage.
出力バッファ回路は、プレドライバステージとメインドライバステージで構成される。 - 特許庁 - An optional data buffer also receives the output signal of the sense amplifier.
オプションのデータ・バッファも、センス増幅器の出力信号を受信する。 - 特許庁 - The printing data is stored in a first output buffer region 151.
この印字データは、第１出力バッファ領域１５１に記憶される。 - 特許庁 - To provide an output buffer, a synchronous memory device and a measuring method.
出力バッファ、同期型メモリ装置及び測定方法を提供する。 - 特許庁 - To easily perform control at the time of evading the overflow of an output buffer.
出力バッファの溢れを回避する際の制御を簡易にできる。 - 特許庁 - Further, it is changed to the decided threshold value at the output buffer part 3.
さらに、出力バッファ部３では、決定された閾値に変更される。 - 特許庁 - To accurately and easily adjust the driving capability of an output buffer.
出力バッファの駆動能力を正確且つ容易に調整すること - 特許庁 - Two clock signals generated by a tester are formed in an input/ output buffer arrangement area 3 through input/output pads 5b, 5c, and sent to a function buffer 7b having an input/output buffer and a clock synthesizing circuit.
テスタから発生する２つのクロック信号は、入出力パッド５ｂ、５ｃを介して、入出力バッファ配置エリア３に形成され、入出力バッファとクロック合成回路を有する機能バッファ７ｂに送られる。 - 特許庁 - An output buffer 106 stores a coefficient string containing a zero coefficient.
出力側バッファ１０６はゼロ係数を含む係数列を格納する。 - 特許庁 - To provide an output buffer selectively adjusting an operation power loss.
動作パワーロスを選択的に調整できる出力バッファを提供する。 - 特許庁 - This printing data is stored in a first output buffer region 151.
この印字データは、第１出力バッファ領域１５１に記憶される。 - 特許庁 - An output buffer capability control circuit 7 makes the buffer 41 a non-operational state only for a prescribed period and lowers output driving capability.
出力バッファ能力制御回路７は、所定期間だけトライステートバッファ４１を非動作状態にして、出力駆動能力を低下させる。 - 特許庁 - The feedback circuit 7N is configured to vary a feedback amount between H and L levels of an output of the output buffer B1 by selecting a resistor R11 or R12 depending on the H or L level of the output of the output buffer B1.
帰還回路７Ｎは、出力バッファＢ１の出力がＨ，Ｌにより、それぞれ抵抗Ｒ１１，Ｒ１２を選択することで、Ｈ時とＬ時とで帰還量を可変に構成される。 - 特許庁 - To prevent the signals applied to an output buffer from the outside from colliding with signals outputted from the output buffer by controlling the output timing of the output signals.
本発明の目的は、出力信号の出力タイミングを制御することで、外部から出力バッファに印加される信号と出力バッファの出力信号との衝突を防止することである。 - 特許庁 - The computer 10 has a process executor 11, an instructing buffer 12, a converter 13 and an instruction input/output buffer 14.
制御コンピュータ10は、処理実行部11，命令指示バッファ12、変換部13及び命令入出力バッファ14を有している。 - 特許庁 - The packets stored in the buffer 102 or the buffer 103 are sent out of an output port a133.
バッファ１０２あるいはバッファ１０３に格納されているパケットが出力ポートａ１３３から送出される。 - 特許庁 - An output pulse of the comparator makes the register to store the buffer storage of a momentary value of the ramp signal in digital form in a buffer.
比較器の出力パルスは、レジスタにディジタル形式のランプ信号の瞬時値のバッファ蓄積を起こさせる。 - 特許庁 - A buffer control circuit changes an order of output of read data from the page buffer when the compared result is uncoincident.
バッファ制御回路は、比較結果が不一致のときに、ページバッファからの読み出しデータの出力順を変更する。 - 特許庁 - Output signals of the first buffer 34 and the second buffer 35 are added by an adder 36.
そして、加算器３６で第１バッファ３４および第２バッファ３５の出力信号が加算されることによる。 - 特許庁 - An input buffer 14 and an output buffer 16 are stopped when they receive the enabling signal EN of L level.
入力バッファ１４および出力バッファ１６は、Ｌレベルのイネーブル信号ＥＮを受けるとき停止する。 - 特許庁 - A data input buffer 1072a and a data output buffer 1072b operate synchronizing with an external clock signal.
データ入力バッファ１０７２ａおよびデータ出力バッファ１０７２ｂは外部クロック信号に同期して動作する。 - 特許庁 - The receiver controls a packet output rate from the receive buffer to maintain the aggregate buffer level at a desired level.
受信機は、受信バッファからのパケット出力レートを制御して集約バッファレベルを所望のレベルに保持する。 - 特許庁 - A bus keeper circuit 28 sets the PAD node 25 into the H level or L level of the output buffer 22 when the output buffer 22 is set into the high impedance mode, and the bus keeper circuit 28 is invalidated when the output data buffer 22 is set into the output mode.
バスキーパ回路２８は、出力バッファ２２にてハイインピーダンスモードになったときにはＰＡＤノード２５を出力バッファ２２のＨレベル又はＬレベルに設定し、かつ出力バッファ２２が出力モードになったときには無効化される。 - 特許庁 - A semiconductor device has an output buffer or an I/O buffer (28, 29) which contains a buffer transistor, and control circuits (21p, 21n, 22, 23) which change a size of the buffer transistor.
本発明の半導体装置は、バッファ用トランジスタを含む出力バッファ又は入出力バッファ（２８，２９）と、バッファ用トランジスタのサイズを変化させる制御回路（２１ｐ，２１ｎ，２２，２３）を有する。 - 特許庁 - The multiplexing control section periodically acquires a buffer residual capacity from the output buffer, transfers the data in the data buffer to the output buffer on the basis of a result of the analysis by the data analysis section at a maximum data value of the buffer residual capacity, and multiplexes the data stream without missing.
多重化制御部は周期的に出力バッファからバッファ残量を取得し、そのバッファ残量を最大限として、データ解析部の解析結果に基づいてデータバッファのデータを出力バッファに転送し、データストリームを欠損することなく多重化する。 - 特許庁 - The DLL circuit of DDR SDRAM is provided with a replica buffer for flight time compensation 36 in addition to a replica buffer for output buffer delay compensation 34.
ＤＤＲ ＳＤＲＡＭのＤＬＬ回路において出力バッファの遅延補償用レプリカバッファ３４に加えてフライトタイム補償用のレプリカバッファ３６を備える。 - 特許庁 - A resistor 2 is the buffer resistor of the high voltage output and an output terminal 3 is a terminal in charge of the output of an AC voltage.
抵抗２は、高圧出力の緩衝抵抗であり、出力端子３は、ＡＣ電圧の出力を担う端子である。 - 特許庁
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