「prefetch」を含む例文一覧(292)
＜前へ 1 2 3 4 5 6 次へ＞- The secondary cache decides the state of the primary cache side without inquiring the primary cache and performs secondary cache side refill and prefetch processing.
２次キャッシュは、１次キャッシュに問い合わせることなく１次キャッシュ側の状態を判断して、２次キャッシュ側のリフィル及びプリフェッチの処理を行う。 - 特許庁 - A semiconductor memory device using a N (N: natural number ≥2) bit prefetch scheme is provided with a serial/parallel converter, parallel/ serial converter, and a column decoder.
Ｎ（Ｎは２以上の自然数）ビットプリフェッチ方式を使用する半導体メモリ装置は、直列／並列変換器、並列／直列変換器及びカラムデコーダを具備する。 - 特許庁 - A value contained in a first part of a conditioned prefetch instruction associated with a branch instruction making a CPU 102 execute branch operation is specified.
ＣＰＵ１０２に分岐動作を実行させる分岐命令と関連づけられた条件付プリフェッチ命令の第１部分に含まれる値を特定する。 - 特許庁 - In a disk array device configured by using striping, a plurality of disk devices are actively operated in a multiple status in prefetch processing in response to a sequential read request, and not only the following addresses of the request data in a conventional manner but also addresses discontinuous with those addresses are obtained to prefetch the data of another disk device.
ストライピングを使用した構成のディスクアレイ装置において、シーケンシャルリードの要求に対するプリフェッチ処理につき、積極的に複数のディスク装置を多重で動作させて、従来行っていた要求データの後続アドレスに加え、これと非連続なアドレスであって別のディスク装置のデータをもプリフェッチするようにする。 - 特許庁 - Each way included in a tag memory 11 has a memory part which receives an input index address in the input address in parallel with the prefetch index address and output a first tag address obtained in access by the input index address in parallel with a second tag address obtained in access by the prefetch index address.
タグメモリ１１が有する各ウェイは、入力アドレス中の入力インデックスアドレス及びプリフェッチ・インデックスアドレスを並行して入力し、入力インデックスアドレスによるアクセスで得られる第１のタグアドレス及びプリフェッチ・インデックスアドレスによるアクセス得られる第２のタグアドレスを並行して出力することが可能なメモリ部品を有する。 - 特許庁 - When a detection circuit 108 detects the difference between the values of the E-ADR and R-ADR becomes less than a prescribed value, the start of prefetch is loaded to another buffer device.
検出回路１０８は、Ｅ−ＡＤＲの値とＲ−ＡＤＲの値の差分が所定値未満になったことを検出すると、他のバッフア装置にプリフェッチの起動がかかる。 - 特許庁 - When an instruction that may generate discontinuity is present in a sequence of instruction execution, a deliberate phantom entry is generated and an instruction prefetch is allowed to be executed for it.
また、命令実行のシーケンスに不連続を生じるような命令があった場合には、故意のファントムエントリを生成し、これについて、命令プリフェッチをおこなえるようにする。 - 特許庁 - When the prefetch command is detected, a TLB is checked in order to confirm whether or not a physical base address related to a generated virtual address currently exists in the TLB.
プリフェッチコマンドが検出されると、生成された仮想アドレスに関連する物理ベースアドレスがＴＬＢに現在存在するか否かを確認するためにＴＬＢがチェックされる。 - 特許庁 - When there is an instruction causing discontinuity in a sequence of executing the instruction, the phantom entry is deliberately produced and allowed to perform an instruction prefetch.
また、命令実行のシーケンスに不連続を生じるような命令があった場合には、故意のファントムエントリを生成し、これについて、命令プリフェッチをおこなえるようにする。 - 特許庁 - The memory device includes a plurality of word lines, a memory cell array including a plurality of column lines and a plurality of memory cells, a row decoding section, a K bit prefetch section, and an output buffer section.
メモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、ローデコーディング部、Ｋビットプリフェッチ部、及び出力バッファ部を含む。 - 特許庁 - To provide a moving image processor capable of reducing wait conditions due to accesses from a plurality of memory access sources to a prefetch memory for improving efficiency of moving image processing.
複数のメモリアクセス元からのプリフェッチメモリへのアクセスによる待ち状態を減らし、動画像処理の効率化を図ることができる動画像処理装置を提供する。 - 特許庁 - To perform access in using a memory which continuously deals with a plurality of data of a data prefetch type in both a normal horizontal direction and a vertical direction without deteriorating efficiency.
データをプリフェッチするタイプの複数のデータを連続して扱うメモリを用いた場合において、通常の横方向でも、縦方向でも、共に効率を落とすことなく、アクセスする。 - 特許庁 - To provide a central processing unit and central processing system which can set combinations of ON/OFF states of the functions of an instruction cache and a prefetch queue.
命令キャッシュ及びプリフェッチキューの機能のＯＮ／ＯＦＦの組み合わせが設定できる中央処理装置及び中央処理システムを提供することを目的とする。 - 特許庁 - To provide a bus connecting circuit bus-connected to a bridge circuit having a plurality of prefetch buffers and accessing a memory, and to efficiently use a bus even when one bus connecting circuit is connected.
メモリをアクセスし、プリフェッチバッファを複数有するブリッジ回路にバス接続されるバス接続回路に関し、１つのバス接続回路を接続しても、バスを効率良く使用する。 - 特許庁 - The tag cache includes a plurality of tags, where each tag is associated with one of the pages in the memory device and each tag includes a pointer to at least one of the lines in the prefetch buffer.
タグ・キャッシュは複数のタグを含み、各タグはメモリ装置におけるページの１つと関連付けられ、プリフェッチ・バッファにおけるラインの少なくとも１つに対するポインタを含む。 - 特許庁 - To avoid depletion of a cache memory for caching data sent/received between a storage device and a computer device due to prefetch of readout data from the storage device.
記憶装置とコンピュータ装置との間で送受されるデータをキャッシュするキャッシュメモリが、該記憶装置からの読み出しデータのプリフェッチによって枯渇してしまうことを回避する。 - 特許庁 - In the software prefetch instruction, an indication bit is provided which can indicate a cache layer transferring operand data or/and the transfer amount of the operand data.
ソフトウェアプリフェッチ命令の中に、オペランドデータを転送するキャッシュ階層、オペランドデータの転送量、または、その両方を指示することのできる指示ビットが設けられる。 - 特許庁 - When a CPU 2 which incorporates a cache 5 and a prefetch control section 6, an IC 8 for control and a ROM 4 in which a control program 3 to be executed by the CPU 2 are connected to a common bus 9, a bus bridge 10 and a multiplexer 13 permit access to the ROM 4 only when a prefetch signal is active.
共通バス９に対して、キャッシュ５及びプリフェッチ制御部６を内蔵するＣＰＵ２と、制御用ＩＣ８と、ＣＰＵ２によって実行される制御プログラム３が記憶されるＲＯＭ４とが接続されている場合に、バスブリッジ１０及びマルチプレクサ１３は、ＲＯＭ４に対するアクセスをプリフェッチ信号がアクティブである場合にのみ許可する。 - 特許庁 - For prefetch object data belonging to a loop, loops outside the loop the data belongs to are successively traced to detect the outermost loop of loops such that the object data is continuously accessed between iterations of all loops inside the loop, and a prefetch starting command to the data stream the detected whole loop refers to is generated and inserted thereto.
ループに属するプリフェッチ対象データに対して、データが属するループの外側ループを順に辿り、そのループより内側の全ループのイタレーション間で対象データが連続的にアクセスされるようなループのうち最も外側のループを検出し、検出したループ全体で参照されるデータストリームに対するプリフェッチ起動命令を生成して挿入する。 - 特許庁 - This cache controller prefetching an instruction code from a memory and storing it into the cache has: an address output part outputting a prefetch address corresponding to a comparison address when an instruction fetch address from a processor accords with the comparison address; and a load control part loading the instruction code to the cache from the outputted prefetch address of the memory.
命令コードをメモリからプリフェッチしてキャッシュに格納させるキャッシュコントローラであって、プロセッサから命令フェッチアドレスが比較アドレスに一致したときには、比較アドレスに対応するプリフェッチアドレスを出力するアドレス出力部と、出力されたメモリのプリフェッチアドレスからキャッシュに命令コードをロードするロード制御部と、を有することを特徴とするキャッシュコントローラ。 - 特許庁 - A prefetch part 16 of a client device 10 specifies one node (equipment) as an operation target from a user's operation or specification information, searches for a node linked to the specified node on the basis of the node, specifies a drawing in which the searched node is present as a prefetch drawing, and requests a download part 13 to download the specified drawing.
クライアント装置１０の先読み部１６は，利用者の操作または指定情報から，操作対象となる一つのノード（設備）を特定し，その特定したノードからそれにリンクされるノードを検索し，検索したノードが存在する図面を先読み図面として特定して，特定した図面のダウンロードをダウンロード部１３に依頼する。 - 特許庁 - An instruction control apparatus includes a receiving means, a storage means, a calculation means, a prefetch means, an execution means, an acquisition means, a specification means and an updating means.
実施形態の命令制御装置は、受付手段と、記憶手段と、算出手段と、プリフェッチ手段と、実行手段と、取得手段と、特定手段と、更新手段と、を備える。 - 特許庁 - On receiving a read transfer request from the master device 50, a prefetch control part 13 reads data for the preset number of preset words from a memory 15 and writes the data into a data buffer 12.
マスタデバイス５０からリード転送要求を受信すると、プリフェッチ制御部１３が、設定されたプリフェッチ語数分のデータをメモリ１５から読み出してデータバッファ１２に書き込む。 - 特許庁 - The mechanism functions so as to assign priority to the page by a relative value based on the information of a memory use condition to prefetch and/or keep a relatively useful page in the memory.
メモリ使用状況の情報に基づいて、相対的な値によりページに優先順位を付け、より有用なページをメモリにプリフェッチおよび／または保持するように機構が機能する。 - 特許庁 - To secure written data in a buffer to improve throughput by executing data prefetch even when a writing command is terminated with writing completion to a disk medium.
ディスク媒体への書込完了によって書込コマンドを終了する場合にも、データの先取りを実施することにより、書込データがバッファイに確保して処理能力を向上する。 - 特許庁 - The prefetch buffer 2 predicts a branch by determining whether the stored instructions read ahead from the memory 3 includes a branch instruction or not and informs the CPU 1 of the branch prediction result.
プリフェッチバッファ２は、メモリ３から先読みして格納した命令の中に分岐命令が含まれるかどうかの分岐予測を行って、その分岐予測結果をＣＰＵ１へ通知する。 - 特許庁 - The memory management unit (42) used by a digital signal processor (30) or another processor is provided with a circuit for responding to a prefetch command and performing conversion from a virtual address into a physical address.
デジタル信号プロセッサ（３０）または他の処理装置で使用されるメモリ管理ユニット（４２）に、プリフェッチコマンドに応答して仮想アドレスから物理アドレスへの変換を実行する回路を設ける。 - 特許庁 - To perform prefetch in a proper timing so that data that are likely to be accessed in each cycle are read from a cache, in a cyclic processing whose scale is large enough to exceed the capacity of a cache memory.
キャッシュメモリの容量を超えるような規模の大きな周期処理において、毎周期アクセスされる確率が高いデータがキャッシュヒットとなるよう、適切なタイミングでプリフェッチを行う。 - 特許庁 - On the other hand, if the data transfer processing is being executed when the mode change instruction is detected, the mode change part 227 changes the prefetch size after the data transfer processing is completed.
一方、モード切替指示が検出された際にデータ転送処理が実行中である場合には、モード切替部２２７はデータ転送処理の終了を待ってプリフェッチサイズの切替を実行する。 - 特許庁 - To provide a cache memory controller, a cache memory control method, a central processor, an information processor, and a central processing method, reducing a waiting time of a demand fetch process waiting a prefetch process.
プリフェッチ処理を待つディマンドフェッチ処理の待ち時間を短縮するキャッシュメモリ制御装置、キャッシュメモリ制御方法、中央処理装置、情報処理装置、中央処理方法を提供する。 - 特許庁 - When an execution is permitted in a thread that is stopping the acting, a prefetch buffer 118 is used in relation to a plurality of independent thread processings in a method as avoids an instantaneous stop.
活動停止中のスレッドに実行が許可されたとき、即時停止を回避するような方式で、プリフェッチ・バッファ１１８が複数の独立スレッド処理に関連して使用される。 - 特許庁 - To automatically prefetch data in a cache as seamless data without performing an address calculation or determination processing related to loop processing which has been essentially carried out in software in the software.
本来ソフトウェアで行われてきたループ処理に関わるアドレス計算や判断処理をソフトウェアで行うことなく、かつ自動的に継ぎ目の無いデータとしてキャッシュにプリフェッチする。 - 特許庁 - In a receiving node 2, the packet is rolled in a conversion table cache 241 by a prefetch packet roll-in mechanism 242 before arrival of a following data cell to prevent a mishit of the conversion table cache 241.
受信側ノード２では後続データセルの到着前に、プリフェッチパケットロールイン機構２４２によって変換テーブルキャッシュ２４１にロールインさせ、変換テーブルキャッシュ２４１のミスヒットを防止する。 - 特許庁 - The constitution for the instruction prefetch can be actualized simply by a control mechanism by the address tag of a cache memory and a read/write pointer control mechanism by the counter of a FIFO buffer.
上記命令プリフェッチのための構成は、キャッシュメモリのアドレスタグによる制御機構やＦＩＦＯバッファのカウンタによるリード・ライトポインタ制御機構よりも簡素に実現することが可能である。 - 特許庁 - To generate one or plural prefetch requests related to arbitrary address direction and arbitrary stride width by a cache controller itself on the basis of an access request issued from a processor to a main memory.
キャッシュコントローラが自ら、プロセッサから主記憶に対して発行するアクセス要求を基に任意のアドレス方向、任意のストライド幅の一つあるいは複数のプリフェッチ要求を生成する。 - 特許庁 - To provide a data transfer method and device for eliminating any address restriction on the use of a real memory without enlarging an address range to be designated as a prefetch object more than necessary.
プリフェッチ対象として指定するアドレス範囲を必要以上に広げることなく、また、実メモリの使用上のアドレス制限をなくすことのできるデータ転送方法および装置を提供する。 - 特許庁 - In this case, a lock signal is sent to the prefetch buffer 22.
実行するループの大きさが事前取出しバッファ内にループ全体が入るほどの場合、これが検出されて、ループが必要な回数実行されている間にロックが事前取出しバッファにかけられて、バッファ内部にループを保持する。 - 特許庁 - Even if reserves are displayed in the same mode in prefetch advance notice, jackpot reliability is changed in first and second reserve display modes.
これにより、先読み予告における保留記憶表示が同じ態様であっても第１保留記憶表示であるか、第２保留記憶表示であるかによって、大当り信頼度を異ならせることができる。 - 特許庁 - A prefetch instruction defined by an instruction code for designating the fields of a target, count, cache level, flash, and trace is inserted into a location in a program preceded by an instruction to be prefetched.
ターゲット、カウント、キャッシュレベル、フラッシュおよびトレースのフィールドを指定する命令コードによって定義されるプリフェッチ命令は、プリフェッチされる命令に先行するプログラム中のロケーションに挿入される。 - 特許庁 - To provide a computer system, in which a prefetch server pre-reads a previous statement, capable of restraining increase of loads to a storage device even if multiple queries are generated to a DB server.
プリフェッチサーバが既述の先読みを行う計算機システムにおいて、ＤＢサーバに対するクエリが多重に発生してもストレージ装置への負荷が増加することを抑制できる計算機システムを提供する。 - 特許庁 - To reduce main storage access latency and to improve system performance when a load instruction processed by instruction processors brings about a data cache error before the request of leading prefetch instruction is completed.
先行するプリフェッチ命令の要求が完了する前に、命令プロセッサが処理したロード命令がデータキャッシュミスを起こした場合に、主記憶アクセスレイテンシを軽減し、システム性能を向上させる。 - 特許庁 - To provide a method for comprehensively and automatically generating a prefetch instruction when a cache state includes three states: "having no data; for loading; and for both loading and storage", and to provide a compiler.
キャッシュの状態が「データがない、ロード向け、ロード及びストア両方向け」の３状態を持つ場合において、プリフェッチ命令を包括的に自動生成する方法及びコンパイラを提供すること。 - 特許庁 - To provide a prefetch type FCRAM having an improved data writing control circuit for masking data which does not require recording without a complicated circuit structure, and provide a data masking method for the same.
複雑な回路の構成なしに書き込みを願わないデータをマスキングできる改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ及びこれに対するデータマスキング方法を提供する。 - 特許庁 - To prevent a player who comes in touch with a prefetch rendering for reserved balls from getting bored or losing his or her interest until the player recognizes a result of a jackpot lottery corresponding to the reserved balls.
保留球の先読み演出に接した遊技者が、保留球に対応する大当り抽選の結果を認識するまでの間にわたり飽きを感じにくく興趣の低下が抑制されるようにすること。 - 特許庁 - A multibit prefetch address generating circuit 11 generates a internal address signals of a plurality of data which are processed simultaneously internally in accordance with external address signals regardless of the existence of the inputs of reading/writing commands.
多ビットプリフェッチアドレス生成回路１１は、読み出し／書き込みコマンドの入力の有無にかかわらず、外部アドレス信号から、内部的には同時に処理される複数のデータの内部アドレス信号を生成する。 - 特許庁 - To provide a cache memory for performing cache hit determination of an input address in parallel with cache hit determination of a prefetch address which is not limited to the adjacent address of the input address.
入力アドレスに対するキャッシュヒット判定と、入力アドレスの隣接アドレスに限定されないプリフェッチアドレスに対するキャッシュヒット判定とを並行して実行することが可能なキャッシュメモリを提供する。 - 特許庁 - A prefetch mechanism can be stored in advance in cache predictively using a triangular geometric information in a previous pipeline step, thereby improving efficiency of memory bandwidth usage.
プリフェッチメカニズムは、予測的で、前のパイプライン段階からの三角形幾何情報を用いて前記キャッシュに予め装填することができ、それによってメモリ帯域幅効率の向上を可能にすることができる。 - 特許庁 - From the user-based access characteristic data, a determination is made whether or not to prefetch contents of any link destination designated by link information included in the contents acquired from the WWW server device, and if a prefetch of contents of any link destination is determined, the contents of the link destination are prefetched and stored in a cache storage means 60 arranged in the personal WWW proxy part 50.
ＷＷＷサーバ装置から取得したコンテンツに含まれたリンク情報が指定するいずれかのリンク先のコンテンツを先読みすべきか否かを上記ユーザ別アクセス特性データに基づいて判別し、いずれかのリンク先のコンテンツが先読みすべきと判別されたとき、当該リンク先のコンテンツを先読みし、個人用ＷＷＷプロキシ部５０に設けられたキャッシュ用記憶手段６０内に記憶する。 - 特許庁 - The processor has a main storage control part for transferring an execution unit, a cache and a cache block from a main storage to a cache, and a multiblock prefetch control part for outputting a transfer instruction of a cache block to the main storage control part.
本プロセッサは、実行ユニットとキャッシュとキャッシュブロックを主記憶からキャッシュに転送する主記憶制御部とキャッシュブロックの転送指示を主記憶制御部に出力するマルチブロックプリフェッチ制御部とを有する。 - 特許庁 - In order to prevent appropriate cache data from being replaced with an instruction prefetched based on an erroneously predicted branch, in the case of a cache miss, prefetch can be stopped in accordance with the weakly weighted prediction.
適切なキャッシュデータが誤予測された分岐に基づいてプリフェッチされた命令に置き換えられるのを回避するため、キャッシュミスの場合は弱い重み付き予測に応じてプリフェッチを停止させることができる。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
