「prefetch」を含む例文一覧(292)
＜前へ 1 2 3 4 5 6- When a prefetch request is issued from the CPU 1 to a network interface 100, a memory bus interface 120 moves the data from external memories 140 to 143 to a buffer memory 125 based on a designated address.
ＣＰＵ１からネットワークインタフェース１００へプリフェッチ要求を発すると、メモリバスインタフェース１２０が、指定されたアドレスに基づいて外部メモリ１４０〜１４３からバッファメモリ１２５まで該当するデータを移動しておく。 - 特許庁 - To provide a transmission power control method for a mobile wireless communication system by which a required signal quantity can be decreased without deteriorating the performance and optimum prefetch fluctuations of transmission power to each of various fields or channels are obtained.
性能を劣化せずに必要な信号量を減らし、様々なフィールドまたはチャンネル各々に対して最適な送信パワーの先取り変動を得られる、移動無線通信システムの送信パワー制御方法を提供する。 - 特許庁 - To provide a hardware processor which does not exclude effective data in a cache, is excellent in memory band utilization efficiency, and can effectively utilize all prefetch commands generated by the hardware processor.
キャッシュ中の有効なデータが排除されてしまうことがなく、メモリ帯域利用効率に優れ、ハードウェアプロセッサにより生成される全てのプリフェッチ命令を有効に活用することができるハードウェアプロセッサの提供。 - 特許庁 - To prevent the effect of a cache mechanism due to a prefetch instruction, from becoming invalid caused by accessing a system having a plurality of processors sharing a memory device by simultaneous access to the memory device, using a simple circuit configuration.
メモリ装置を共有する複数プロセッサからなるシステムで、プリフェッチ命令によるキャッシュ機構の効果が、メモリ装置への競合アクセスに起因して無効となることを、簡単な回路構成で防止すること。 - 特許庁 - To suppress wasteful consumption of a low hierarchy cache access pipeline by a hardware prefetch request issued from a cash memory of high hierarchy to a cache memory of low hierarchy in a cache memory having a plurality of hierarchies.
複数階層のキャッシュメモリにおいて、上位階層のキャッシュメモリから下位階層のキャッシュメモリに発行されるハードウエアプリフェッチの要求により、無駄な下位階層キャッシュアクセスパイプラインが消費されるのを抑制する。 - 特許庁 - This system includes a mechanism intended for the historical monitoring of memory use, the analysis of memory use, memory refresh by a high-value (for instance, high-usability) page, the efficiency of I/O prefetch and positive disc management.
このシステムは、メモリ使用の履歴的の監視、メモリ使用の分析、高価値（例えば利用度が高い）のページによるメモリのリフレッシュ、Ｉ／Ｏプリフェッチの効率、および積極的なディスク管理を目的とする機構を含む。 - 特許庁 - Either a first portion or a second smaller portion of data retrieved from a storage array is loaded into a data buffer in accordance with a prefetch mode selection, and then output from a memory device via a signaling interface.
記憶アレイからリトリーブされたデータの第１の部分またはより小さな第２の部分のどちらかが、プリフェッチモード選択に従ってデータバッファにロードされ、次に、信号インタフェースを介してメモリ装置から出力される。 - 特許庁 - The determination section 330 notifies the reading section 350 of the prefetch instruction of data continuous to data whose transfer is requested when the continuity of data is determined when receiving the transfer request of data from a central processing unit 200.
判定部３３０は、中央処理装置２００からデータの転送要求を受けると、データの連続性が判定された場合に、転送要求されたデータに連続したデータの先読み指示を読出部３５０に通知する。 - 特許庁 - For the access control over the external memory, the PCI controllers have a register field indicating whether the memory controller is made to prefetch read data and further have a register field indicating the fetch size (burst length) of the read data by the memory controller.
外部メモリのアクセス制御においてＰＣＩコントローラがメモリコントローラにリードデータをプリフェッチさせるか否か指示するレジスタフィールド、メモリコントローラによるリードデータのフェッチサイズ（バースト長）を指示するレジスタフィールドを持つ。 - 特許庁 - The instruction storage state is obtained as the state of the number of instructions held in an instruction prefetch buffer for holding instructions preliminarily fetched prior to the decoding of the instruction, and takes a finite number of states decided by the structure of a processor.
命令蓄積状態とは、命令の解読に先立って先行的にフェッチした命令を保持する命令先取りバッファに保持している命令数の状態であって、プロセッサの構造によって決まる有限の状態数をとる。 - 特許庁 - When it is decided that there is a free space for two or more entries in the L1 cache memory, the instruction controller 10 outputs an instruction prefetch request to the L1 cache memory in an address boundary corresponding to line size of an L1 cache line.
そして、命令制御装置は、Ｌ１キャッシュメモリ内に少なくとも２エントリ以上の空きがあると判定された場合に、Ｌ１キャッシュラインのラインサイズに従ったアドレス境界で命令プリフェッチ要求をＬ１キャッシュメモリに出力する。 - 特許庁 - The data processing apparatus comprises a processor core for executing instructions from any of a plurality of instruction sets, and a prefetch unit for prefetching instructions from a memory prior to sending the instructions to the processor core for execution.
データ処理装置は複数の命令セットのうちのいずれかからの命令を実行するためのプロセッサコアと、メモリからの命令を実行のためにプロセッサコアに送る前にこの命令をプリフェッチするためのプリフェッチユニットとを備える。 - 特許庁 - The K-bit prefetch section decodes a column address in response to a second clock for accessing the memory cell array, and prefetches K data corresponding to the column address decoded from the memory cell connected to the activated word line.
Ｋビットプリフェッチ部は、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする。 - 特許庁 - A DTC (54) is provided with counters 67, 68 for individually managing the number in process of the host I/O (host read) and the internal I/O (prefetch and writeback), to individually restrict the number of issue of processing requests to a virtual disk (RLU) 2.
ＤＴＣ（５４）において、ホストＩ／Ｏ（ホストリード）と、内部Ｉ／Ｏ（プリフェッチ、ライトバック）との仕掛り数を個別に管理するカウンタ（６７，６８）を設け、仮想デイスク（ＲＬＵ）２への処理要求の発行数を個別に制限する。 - 特許庁 - To reduce unnecessary prefetch by prefetching information of a link that is likely to be designated by a pointer, in a link information output device for outputting information of the link described on an information display screen such as a Web page.
Ｗｅｂページなどの情報表示画面に記述されたリンク先の情報を出力するためのリンク情報出力装置において、ポインタにより指定される確率の高いリンク先の情報を先読みして、先読みの無駄を少なくすることを可能にする。 - 特許庁 - The memory controller checks whether a next sequential line for the identified prefetch command is within the page current being accessed, and responsive to identifying the next sequential line being within the current page, the current command is processed and the current page left open.
メモリ・コントローラは、識別したプリフェッチ・コマンドの次の順次ラインが現在アクセスされているページ内にあるかどうかをチェックし、次の順次ラインが現在のページ内にあるとの識別に応答して、現在のコマンドを処理して、現在のページを開いたままにしておく。 - 特許庁 - When a mishit is detected in the prefetch buffer 210, a request generation part 240 generates a request to a memory according to a memory access request from the processor, and an address conversion part 250 converts the start address of burst transfer of the wrap-around memory access request from the processor.
プリフェッチバッファ２１０においてミスヒットが検出されると、リクエスト生成部２４０はプロセッサからのメモリアクセスリクエストに従ってメモリへのリクエストを生成し、アドレス変換部２５０はプロセッサからのラップアラウンドメモリアクセスリクエストのバースト転送の開始アドレスを変換する。 - 特許庁 - When the receiver is started, the program of a software is read from a nonvolatile memory and stored in a volatile memory, and after the program is run before operation is started by a user, the file of a specific application is pre-fetched from the nonvolatile memory to a prefetch operation part and loaded into the volatile memory.
受信機の起動時に、不揮発性メモリからソフトウェアのプログラムを読出し、揮発性メモリに記憶させ、実行した後、ユーザが操作する前に、プリフェッチ動作部に、不揮発性メモリから特定のアプリケーションのファイルを先読みし、揮発性メモリに展開させる。 - 特許庁 - To provide a read processing method and device for improving access performance by solving the problem that the busy time of a disk is lengthened due to the prefetch function of sequential read, and that the performance of random read is not improved even when the sequential read and the random read coexist.
シーケンシャルリードとランダムリードが混在する場合にも、シーケンシャルリードのプリフェッチ機能によりディスクのビジー時間が長くなってしまいランダムリードの性能が上がらないと問題を解消し、アクセス性能を改善する、リード処理方法及び装置の提供。 - 特許庁 - The microprocessor 100 includes a memory 3 having instructions stored therein, a CPU 1 for performing pipeline processing of fetched instructions, and a prefetch buffer 2 which reads ahead instructions in a request address from the CPU 1 and a plurality of following addresses from the memory and stores them therein.
マイクロプロセッサ１００は、命令を格納するメモリ３と、フェッチした命令をパイプライン処理するＣＰＵ１と、ＣＰＵ１からの要求アドレスおよびそれに後続する複数のアドレスの命令をメモリ３から先読みして格納するプリフェッチバッファ２とを備える。 - 特許庁 - Command classifications of the command string included in the entry are decoded and set to command classification flags, and an address signal of a command being executed is used to mask outputs of command classification flags corresponding to commands which have been completed, and a position of a command for outputting the prefetch requests is outputted.
そして、エントリに含まれる命令列の種類をデコードして命令種フラグにセットし、実行している命令のアドレス信号を用いて実行が終わった命令種フラグの出力をマスクして、先読み要求を出す命令の位置を出力する。 - 特許庁 - As the slide data acquisition instruction, prefetch of acquisition of slide data for one or more pages contained in the materials may also be instructed in place of all the slide data of the materials before executing data sharing, when starting display of shared materials or when executing page turning operation.
該スライドデータ取得指示として、資料共有実行前または共有資料表示開始時またはページめくり操作実行時に、該資料のスライドデータ全ての代わりに、該資料内に含まれる１乃至複数ページのスライドデータの取得を先取りする指示としてもよい。 - 特許庁 - A network interface 100 is provided with a prefetch request phase for arranging response data in a status where the response data is surely transferred, and a data transfer phase for transferring the response data to a CPU 1 after the response data are arranged in the status where the response data can be surely transferred.
ネットワークインタフェース１００には、応答データを確実に転送できる状態に整えるためのプリフェッチ要求フェーズと、応答データが確実に転送できる状態に整った後にＣＰＵ１に転送するためのデータ転送フェーズとを設ける。 - 特許庁 - By referring to the used/unused flag register 44, an arbitration circuit 43 allows a plurality of parallel memory accesses on condition that no collision occurs between accesses to the same memory in the memory 38_0 to 38_3 by the decode processing part 33, the decode processing part 34, and the prefetch memory update control part 36.
調停回路４３は、使用／未使用フラグレジスタ４４を参照することにより、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６によるメモリ３８＿０〜３８＿３内の同一メモリに対するアクセスが衝突しない限り、複数の並列的なメモリアクセスを可能とする。 - 特許庁 - The prediction logic is so arranged as to review a prefetched instruction to predict whether execution of the prefetched instruction will cause a change in instruction flow, and to indicate, to the prefetch unit, an address within the memory from which a next instruction should be retrieved when the change in instruction flow is anticipated.
この予測ロジックはプリフェッチされた命令の実行によって命令フローの変化が生じるかどうか、プリフェッチされた命令を検討し、変化を生じさせると予測された場合、次の命令を検索すべきメモリ内のアドレスをプリフェッチユニットに表示するようになっている。 - 特許庁 - When a reading request designating the area address (a) matched with the area address (a) in the entry information is given from the host device 20, a controller 123 operates prefetch from an HDD 11 to a disk cache 121 according to the predicted address (b) in the entry information.
その後、当該エントリ情報中の領域アドレスａに一致する領域アドレスａを指定する読み出し要求がホスト装置２０から与えられた場合、コントローラ１２３は当該エントリ情報中の予測アドレスｂに従ってＨＤＤ１１からディスクキャッシュ１２１へのプリフェッチを行う。 - 特許庁 - The moving image processor is provided with an address generation circuit 40 for a decode processing part 33, an address generation circuit 41 for a decode processing part 34, an address generation circuit 42 for a prefetch memory update control part 36, and a used/unused flag register 44 showing whether each of the memories 38_0 to 38_3 is accessed or not.
復号処理部３３用のアドレス生成回路４０、復号処理部３４用のアドレス生成回路４１、プリフェッチメモリ更新制御部３６用のアドレス生成回路４２、メモリ３８＿０〜３８＿３の各々がアクセスされているか否かを示す使用／未使用フラグレジスタ４４を設ける。 - 特許庁 - In a magnetic disk system in which the computer device and a magnetic disk device are connected via a cache memory, if readout data for a readout request from the computer device is determined to have a sequential property, a prefetch is performed for a certain amount by certain size.
本発明は、コンピュータ装置と磁気ディスク装置とがキャッシュメモリを介して接続されている磁気ディスクシステムにおいて、コンピュータ装置からの読み出し要求に対する読み出しデータがシーケンシャル性を有すると判定される場合、一定サイズで一定量のプリフェッチをおこなう。 - 特許庁 - Burst counters 12 and 13 generate a plurality of internal address signals in accordance with the internal address signals outputted from the multibit prefetch address generating circuit 11 and burst length signals which are predetermined in them when reading/writing command signals are inputted from a command decoder 10.
バーストカウンタ１２，１３は、コマンドデコーダ１０から読み出し／書き込みコマンド信号が入力されたとき、多ビットプリフェッチアドレス生成回路１１から出力された内部アドレス信号、およびあらかじめ内部で設定されているバースト長信号から複数の内部アドレス信号を生成する。 - 特許庁 - One bus connecting device makes it possible to validly use a plurality of prefetch buffers (621A to 621D) of a bridge circuit (602), and to reduce any wasteful read request corresponding to a retry response from the bridge circuit (602), and to reduce the wasteful use of a PCI bus.
１つのバス接続デバイスよって、ブリッジ回路（６０２）の複数のプリフェッチバッファ（６２１Ａ〜６２１Ｄ）を有効に利用することができ、またブリッジ回路（６０２）からのリトライ応答に対応する無駄なリードリクエストを減らすことができ、ＰＣＩバスの無駄な使用を減らすことが出来る。 - 特許庁 - When the internal state of the pinball game machine 1 after the special profit state is different from the internal state before the special profit state, the prefetch notice performance executed before the special profit state is not executed after the special profit state.
一方、特別利益状態の実行後における弾球遊技機１の内部状態が、特別利益状態の発生前における内部状態と異なる場合には、特別利益状態の発生前に実行していた先読み予告は、特別利益状態の実行後には実行されない。 - 特許庁 - When an actual read request is issued from the CPU 1 to the network interface 100 after the lapse of a predetermined time since the prefetch request is issued, the memory bus interface 120 outputs the response data from the buffer memory 125 to a memory bus 10 in a predetermined timing specified by a BIOS.
プリフェッチ要求を発してから所定時間が経過した後に、ＣＰＵ１からネットワークインタフェース１００へ実際のリード要求を発すると、メモリバスインタフェース１２０が、ＢＩＯＳで規定される所定のタイミングで、応答データをバッファメモリ１２５からメモリバス１０に出力する。 - 特許庁 - When a prefetch part prefetching an instruction code constituting the task before starting task execution based on the task management table is installed, cache mis-hit can be reduced since an instruction code of a new task is fetched in a cache memory when the new task is executed.
そして、タスク管理テーブルに基づいて、タスクの実行開始までにタスクを構成する命令コードをプリフェッチするプリフェッチ部を備えることで、新たなタスクが実行状態になったときに、そのタスクの命令コードがキャッシュメモリ上に取り込まれていることになるため、キャッシュミスヒットを減らすことができる。 - 特許庁 - When the internal state of the pinball game machine 1 after a special profit state as the first profit state is the same as the internal state before the special profit state, the prefetch notice performance executed before the special profit state is restarted (continued) after the special profit state.
第１利益状態としての特別利益状態の実行後における弾球遊技機１の内部状態が、特別利益状態の発生前における内部状態と共通している場合には、特別利益状態の終了後において、特別利益状態の発生前に実行していた先読み予告を再開（続行）する。 - 特許庁 - Therefore, the energy "a required breaking force Tbtotal at (b)" can be generated from a small regenerative breaking force Tr by prefetch, and even if there is a restriction due to the battery input limit, an energy recovery rate (fuel economy) can be improved by generating the energy only by the regenerative breaking without depending on frictional braking.
よって先読み分だけ要求制動力エネルギー｛(b)では要求制動力Tbtotal｝を小さな回生制動力Trで発生させ得て、バッテリ入力限界値による制約があっても、摩擦制動に頼らず回生制動のみにより要求制動エネルギーを発生させ得て、エネルギー回収率（燃費）を改善することができる。 - 特許庁 - A controller 123 in a disk controller 12 registers entry information including the set of an area address (a) indicating the destination of the previous reading request and a predicted address (b) that is an area address (b) indicating the destination of the reading request applied from the host device 20 in the corresponding entry of a prefetch prediction table 122.
ディスク制御装置１２内のコントローラ１２３は、ホスト装置２０から与えられた読み出し要求の要求先を示す領域アドレスｂを予測アドレスｂとして、前回要求時の要求先を示す領域アドレスａと当該予測アドレスｂとの組を含むエントリ情報を、プリフェッチ予測テーブル１２２の対応エントリに登録する。 - 特許庁 - This method comprises a processor 1; a cache memory 11 arranged therein; a processing execution part 2 contained in the processor 1 and comprising a command decoding part/issuing part 5 a register file 6, a prefetch execution control part 7, an external memory control part 8, a cache memory control part 9 and a data processing part 12; and an external memory 10 arranged out of the processor 1.
プロセッサー１と、内部に配置されたキャッシュメモリー１１と、プロセッサー１に内蔵され、命令解読部／発行部５、レジスターファイル６、プリフェッチ実行制御部７、外部メモリー制御部８、キャッシュメモリー制御部９及びデータ処理部１２からなる処理実行部２と、及びプロセッサー１の外部に配置された外部メモリー１０とで構成する。 - 特許庁 - A memory system 100 connected to a memory which deals with data of continuous addresses as one lump by performing prefetch or the like is configured to convert the spread of the time direction of data as one clump of continuous addresses into the spread of the spatial direction on the memory 200 for writing, and to divide the data based on the spread of the spatial direction.
連続するアドレスのデータをプリフェッチ等を行い一つの固まりとして扱うメモリと接続するメモリシステム１００において、連続するアドレスの一つのかたまりのデータの時間方向の広がりを、メモリ２００上の空間方向の広がりに変換して書き込み、該空間方向の広がりにおいてデータを分割する、ことを特徴とする。 - 特許庁 - This information processor 10 including an arithmetic unit 11 and a main storage device 13 and a cache device 12 is configured to detect a load instruction 107 to a cache device whose delay is generated during cache fill execution due to a prefetch instruction 105 from the arithmetic unit 11, and to acquire the generation frequency or duration of the detected load instruction 107.
演算装置１１と主記憶装置１３とキャッシュ装置１２を含む情報処理装置１０であって、演算装置１１からのプリフェッチ命令１０５によるキャッシュフィル実行中により遅延が発生したキャッシュ装置に対するロード命令１０７を検出し、検出したロード命令１０７の発生回数又は継続時間を取得する機能を有する。 - 特許庁 - The single-chip multiprocessor includes processing elements 16 each including a CPU 20, a network interface 32 connected to the CPU, an adjustable prefetch instruction cache 24 connected directly to the CPU and network interface, and a data transfer controller 30 connected directly to the CPU and a concentrated common memory 28 which is connected to the respective processing elements and shared by the processing elements.
ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁 - A cache controller includes a hit rate acquisition means for determining whether programs requested by a processor have been prefetched to a cache memory to acquire a hit rate, and a prefetch control means for specifying a program requested by the processor when the hit rate falls below a predetermined threshold and prefetching the program to the cache memory before the next period when the hit rate is expected to fall below the predetermined threshold.
キャッシュ制御装置において、プロセッサによる要求プログラムが、キャッシュメモリにプリフェッチされているかどうかを判定し、ヒット率を取得するヒット率取得手段と、該ヒット率が所定の閾値を下回った際に前記プロセッサが要求したプログラムを特定し、該プログラムをヒット率が前記所定の閾値を下回る次の推定周期より前に、前記キャッシュメモリにプリフェッチするプリフェッチ制御手段とを有する。 - 特許庁 - This prefetch method for processing the program including a linked list structure using a computer has: a first execution step for executing the program, and storing order of a memory address accessed according to execution of an instruction of the program; and a second execution step for fetching data to be previously acquired from a memory to a cache based on the order stored by the first execution step, and executing the program.
コンピュータを用いたリンクリスト構造を含むプログラムを処理する際のプリフェッチ方法であって、プログラムを実行し、プログラムの命令の実行に伴ってアクセスされたメモリアドレスの順番を記憶する第１実行ステップと、第１実行ステップにより記憶された順番に基づいて、事前に取得されるべきデータをメモリからキャッシュにフェッチし、プログラムを実行する第２実行ステップと、を具備する。 - 特許庁
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