複数命令複数データプロセッサの英語

本発明のデータプロセッサは、データプロセッサによって実行される命令によって必要とされるオペランドを格納する複数個のアーキテクチャ用レジスタを具備するレジスタスタックを有している。例文帳に追加

This data processor is provided with the register stack having plural registers for architecture to store operands to be required by instructions to be executed by the data processor. - 特許庁

超長命令語データプロセッサは、複数データレジスタと、複数機能装置と、複数プログラムカウンタとを含み、第１又は第２モードのどちらかで選択的に動作可能である。例文帳に追加

A data processor operates selectively in the 1st or 2nd mode. - 特許庁

他命令フローの参照レジスタへの書込み指示を有する命令、及び参照レジスタ無効化指示を有する命令を定義し、複数の単純な命令フローを実行するプロセッサ（ＣＰＵ１，ＣＰＵ２）の総体として通常の機能を有するデータプロセッサを構成する。例文帳に追加

A data processor having normal functions is configured as the integrated body of processors (CPU1 and CPU2) which define an instruction having the write instruction of another instruction flow into a reference register and an instruction having a reference register invalidation instruction, and execute a plurality of simple instruction flows. - 特許庁

命令開始によるパワー管理制御を備えたパイプライン型データプロセッサであって、パイプラインサブ回路を含む複数のサブ回路と、少なくとも１つのクロック信号を生成し制御する回路とが、パイプラインサブ回路へのクロック信号を選択的にディスエーブルすることによってパイプラインサブ回路により実行される命令に応答する。例文帳に追加

In a pipeline type data processor with a power management controller started by a start instruction, a plurality of sub-circuits including pipelined sub-circuits and a control circuit for generating and controlling at least one of clock signal, respond to instructions executed by the pipelined sub-circuit by selectively disabling the clock signal to the pipelined sub-circuits. - 特許庁