試験パターンの英語

半導体集積回路、試験パターン生成方法、及び回路試験方法例文帳に追加

SEMICONDUCTOR INTEGRATED CIRCUIT, TEST PATTERN GENERATING METHOD, AND CIRCUIT TESTING METHOD - 特許庁

半導体集積回路試験装置及び試験パターン診断方法例文帳に追加

TEST APPARATUS FOR SEMICONDUCTOR INTEGRATED CIRCUIT AND TEST PATTERN DIAGNOSTIC METHOD - 特許庁

試験パターン生成装置、テスト回路試験装置、試験パターン生成方法、テスト回路試験方法、試験パターン生成プログラム、テスト回路試験プログラム、および記録媒体例文帳に追加

TEST PATTERN GENERATOR, TEST CIRCUIT TESTER, TEST PATTERN GENERATION METHOD, TEST CIRCUIT TESTING METHOD, TEST PATTERN GENERATION PROGRAM, TEST CIRCUIT TESTING PROGRAM, AND RECORDING MEDIUM - 特許庁

ランドパターンの設計の適否を試験する実装試験装置及びその実装試験方法例文帳に追加

MOUNT TESTING APPARATUS FOR TESTING APPROPRIATE DESIGN OF LAND PATTERN, AND ITS MOUNT TESTING METHOD - 特許庁

重み付けされた擬似ランダム試験パターンを用いた集積回路試験装置および試験方法例文帳に追加

DEVICE AND METHOD FOR TESTING INTEGRATED CIRCUIT USING WEIGHTED PSEUDO-RANDOM TEST PATTERN - 特許庁

ＯＯＲ試験用パターン挿入回路及びＯＯＲ試験用パターン挿入方法例文帳に追加

PATTERN INSERTION CIRCUIT FOR OOR TESTING AND PATTERN INSERTION METHOD FOR OOR TESTING - 特許庁

パターン選択回路は、第１試験モード時に、パターン発生回路から出力される内部試験パターンを選択し、第２試験モード時に、試験端子を介して供給される外部試験パターンを選択し、選択した試験パターンをメモリチップに出力する。例文帳に追加

A pattern select circuit selects an internal test pattern output from the pattern generating circuit in a first test mode, and selects an external test pattern supplied through a test terminal in a second test mode to output the selected test pattern to the memory chip. - 特許庁

試験パターンを格納するパターンメモリに必要な容量を抑える。例文帳に追加

To restrain capacity necessary for a pattern memory storing inspection patterns. - 特許庁