「Cache」を含む例文一覧(5775)
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アクセスサーバと接続先ネットワークのゲートウエイ装置（102）の間をPPPoEで接続可能にし、両装置間のパケットトンネリング処理を軽減するよう、接続先ネットワークのゲートウエイ装置のMACアドレスと、該接続先ネットワークの識別情報を対応付けるキャッシュテーブル（900）を設ける。 - 特許庁 - An automatic medium replacing type recorder 5 comprises optical discs 10 for cache corresponding to respective optical discs 6, and an optical disc monitoring circuit 9 for reading out video/audio information under control of a control section 2 while monitoring the state of each optical disc 6.
媒体自動交換型記憶装置５には各光ディスク装置６に対応するキャッシュ用光ディスク装置１０を備え、更に、制御部２からの制御により各光ディスク装置６の状態を監視しながら映像音声情報の読み出しを行う光ディスク監視回路９を備えている。 - 特許庁 - When color conversion data of the corresponding lattice point of the object pixel are read out from the storing unit, the color cache unit caches color conversion data for the correspondent lattice point of the object pixel and the color conversion data for lattice point in a predetermined range adjacent to the correspondent lattice point.
キャッシュ部は、対象画素の相当格子点についての色変換データが格納部から読み出された場合には、対象画素の相当格子点についての色変換データと相当格子点に近接する所定の範囲の格子点についての色変換データとをキャッシュする。 - 特許庁 - It is further provided with a link collection generating means 24 for using the cache or log information to generate a collection of URL links for each group, and a link collection displaying means 25 for displaying a collection of URL links for each group available by each client or particular client of the group.
更に、前記キャッシュ又はログ情報を用いてグループ毎にＵＲＬリンク集を生成するリンク集生成手段２４と、グループ毎のＵＲＬリンク集を当該グループの各クライアント若しくは特定クライアントから利用可能に表示するリンク集表示手段２５とを備える。 - 特許庁 - According to the present invention, a data transfer device can be provided which can prevent decrease in data transfer throughput by registering data in a cache in advance when a channel hardware including a PCI-e bus interface is mounted on the mainframe, and also can reflect data update within the main memory.
本発明によれば、ＰＣＩ−ｅバスインタフェースを具備するチャネルハードウェアをメインフレームに搭載する際、データを先行してキャッシュに登録することでデータ転送のスループット低下を防止することができ、且つ主記憶内のデータ更新を反映することが可能なデータ転送装置を提供できる。 - 特許庁 - A customer support device 300 obtains the display object data from the table for display of the cache device 200 when accepting a request of the information provision screen from a customer terminal 600, sets the display object data to data of the information provision screen to provide it to the customer terminal 600.
顧客支援装置３００は、顧客端末６００から情報提供画面の要求を受け付けたとき、キャッシュ装置２００の表示用テーブルから表示対象データを取得し、当該表示対象データを情報提供画面のデータに設定して顧客端末６００に提供する。 - 特許庁 - This system is provided with a data transfer part, having a cache memory together with a system interface having plural first and second directors and a crossbar switch, having an input/output port coupled to such first and second directors higher than first and second director boards and a pair of output/input ports.
複数の第１，第２ディレクタと、第１，第２ディレクタ・ボードのかかる１つの上の第１，第２ディレクタに結合されている入出力ポートと、１対の出入力ポートとを有するクロスバー・スイッチとを有するシステム・インターフェースとキャッシュ・メモリを有するデータ転送部が設けられている。 - 特許庁 - A plurality of address values are stored in a prefetch address queue 25 based on past memory access and, when a request address from a processor unit in a request address register 21 is accorded with the address value, a prefetch address formed by adding a block size to the request address is output to a secondary cache as the prefetch request.
プリフェッチアドレスキュー２５に、過去のメモリアクセスに基く複数のアドレス値を記憶しておき、リクエストアドレスレジスタ２１内のプロセッサユニットからの要求アドレスが、このアドレス値と一致した場合、要求アドレスにブロックサイズを加えたプリフェッチアドレスをプリフェッチ要求として二次キャッシュに出力する。 - 特許庁 - To solve the problem that any CD disk data requesting the reading of a host computer are not present in a hard disk device and the reading speed of the data from a CD disk by a CD-ROM device is slow in reading the data from the CD disk in the case of a conventional CD disk data outside cache device.
従来のＣＤディスクデータ外部キャッシュ装置において、ホストコンピュータの読み出し要求するＣＤディスクデータがハードディスク装置に存在せず、そのデータをＣＤディスクから読み出す場合、ＣＤ−ＲＯＭ装置がＣＤディスクからそのデータを読み出す速度が遅い。 - 特許庁 - In an interruption supporting block 20 as an interruption supporting circuit device, interruption to occur is predicted by an interruption predicting part 24, and data to be used for the interruption processing of the predicted interruption are read from a main memory 30 via a memory interface 27, and stored in an incorporated cache memory.
割り込み支援回路装置としての割り込み支援ブロック２０において、割り込み予測部２４により、発生する割り込みを予測して、その予測された割り込みの割り込み処理に用いるデータをメモリインタフェース２７を介してメインメモリ３０から読み出して内蔵のキャッシュメモリに記憶する。 - 特許庁 - When a neighbor color conversion data group including the color conversion data at the concerned grating point of the object pixel and the color conversion data at a grating point close to the concerned grating point is newly chached, the neighbor color conversion data group is not discarded but maintained in a succeeding update of the cache state.
対象画素の相当格子点の色変換データと相当格子点に近接する格子点の色変換データとを含む近接色変換データ群が新たにキャッシュされた場合には、次回のキャッシュ状態の更新の際に当該近接色変換データ群は廃棄されず維持される。 - 特許庁 - To index information EXX recorded in a route node RN or cache node CN so as to be referable from the requester RQ, hard disk state information HS showing a hard disk state of each content holder CH is added in addition to a content ID and an IP address of the content holder CH.
ルートノードＲＮ又はキャッシュノードＣＮにリクエスタＲＱから参照可能に記録されたインデックス情報ＥＸＸ内に、コンテンツＩＤ及びコンテンツホルダＣＨのＩＰアドレスに加えて、当該コンテンツホルダＣＨのハードディスクの状態を示すハードディスク状態情報ＨＳを追加する。 - 特許庁 - When a data request for data for interruption to be used by interruption processing is transmitted from a CPU core 10 as a CPU due to the occurrence of interruption, the data for interruption corresponding to the data request are read from the cache memory, and transmitted via a CPU interface 22 to the CPU core 10.
割り込みの発生によりＣＰＵとしてのＣＰＵコア１０から割り込み処理で用いる割り込み用データのデータ要求が送信された場合に、そのデータ要求に対応する割り込み用データを前記キャッシュメモリから読み出してＣＰＵインタフェース２２を介してＣＰＵコア１０に送信する。 - 特許庁 - A multiport instruction/data integration cache 10 has a plurality of banks 19, which are provided between a parallel processor 13 performing a plurality of processes in one-clock cycles and a main storage and store some of instructions and data stored in the main storage, and a plurality of ports 11.
１クロック周期で複数の処理を実行する並列プロセッサ１３と主記憶との間に設けられ、主記憶に記憶されている命令及びデータの一部を記憶する、複数のバンク１９及び複数のポート１１を有する多ポート命令・データ統合キャッシュ１０である。 - 特許庁 - A second detecting circuit 16b detects the multistage indirect dependency of all instructions in execution and all the load instructions in the individual stage of a pipeline according to the output signal of the first detecting circuit 16a and a cache miss signal L0Miss1W.
第２の検出回路１６ｂは、第１の検出回路１６ａの出力信号及びキャッシュ・ミス信号Ｌ０Ｍｉｓｓ１Ｗに応じて、実行状態にある全ての命令とパイプラインの各ステージにある全てロード命令との間で多段の間接的な依存関係を検出する。 - 特許庁 - An ARP packet sending section 53 refers to: a modification notification inputted by a registration information reception section 54; and the inquiry result cache section 43, and sends the ARP request packet including the communication party terminal information and transmission source terminal information indicating the transmission source terminal.
ＡＲＰパケット送出部５３は、登録情報受付部５４によって入力された変更通知及び問合せ結果キャッシュ部４３を参照して、通信相手端末情報及び発信元端末を示す発信元端末情報を含むＡＲＰ要求パケットを送出する。 - 特許庁 - The program 57 receives only required information from the server 51 via the communication network 52 is accordance with the set parameters, temporarily stores it as information which is made into a packet in the cache memory 55 and successively transfers obtained information to the client 50.
エージェントプログラム５７は、この設定されたパラメータにしたがって、情報源サーバ５１から必要な情報のみを無線データ通信網５２を介して受信し、パケット化された情報としてキャッシュメモリ５５に一旦格納し、順次クライアント５０に取得した情報を転送する。 - 特許庁 - In an interface system for Serial Advanced Technology Attachment (SATA) having a fast data access function and a method for the system, a memory of the system can be extended by a user, and the memory is used as a buffer or a cache between a SATA device and a south-bridge chip.
高速データアクセス機能を有するシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）のインターフェースシステム及びそのための方法であって、このシステムのメモリは、ユーザによって拡張されることが出来、そのメモリは、ＳＡＴＡデバイスとサウスブリッジチップ間でバッファやキャッシュとして使用される。 - 特許庁 - When it is determined that data corresponding to an input address is not present in a cache memory 150, a throughput is improved by generating a command for reading data corresponding to the address without waiting for the output of data corresponding to an address input directly before the address.
本発明は、入力されたアドレスに対応したデータがキャッシュメモリ１５０に存在しないと判定された場合、このアドレスの直前に入力されたアドレスに対応したデータの出力を待たずに、このアドレスに対応したデータを読み出すためのコマンドを生成することにより、スループットを向上させる。 - 特許庁 - In a step S6, variables on a DRAM and a stack area used when a process performed in the cell refreshing process of a RAM started in a step S8 is performed, or when a process responding to a command from an input part carrying out processing is performed are fed to a cache memory.
ステップＳ６で、ステップＳ８で開始されるRAMのセルフリフレッシュ処理中に実行される処理を実行するとき、または処理中の入力部からの指令に対応する処理を実行するとき使用される、DRAM上の変数およびスタックエリアが、キャッシュメモリに読み込まれる。 - 特許庁 - In the case of coincidence, a request to the cache line is sent to the downstream of a system memory and the data are retrieved from that system memory.
第１のロード命令がキャッシュ・ミスを招き、システム・メモリ階層からロード・データを検索し始めると、同じロード・データをアドレスする第２のロード命令が、第１のロード命令にマージされて、システム・メモリ階層から戻されたデータが第１と第２のロード命令の両方と関連づけられたレジスタ・ファイルに送られる。 - 特許庁 - To provide a URL information sharing system capable of sharing URL information and self-regulating information browsing with adverse effects by making it possible to control a cache or log for every optional client group and automatically generating a collection of links of URLs needed for the group.
任意のクライアントグループ毎にキャッシュ又はログを制御することを可能とし、当該グループで必要とされるＵＲＬのリンク集を自動生成してＵＲＬ情報の共有化を図ると共に、弊害のある情報閲覧の自主規制を図ることが可能なＵＲＬ情報共有システムを提供する。 - 特許庁 - To reduce an access time from each functional block to a shared memory, while reducing capacity of a cache memory when a plurality of functional blocks share one shared memory for accessing a data processor and the shared memory for example in a video camera.
本発明は、データ処理装置及び共有メモリのアクセス方法に関し、例えばビデオカメラに適用して、複数の機能ブロックで１つの共有メモリを共用する構成において、キャッシュメモリの容量を削減しつつ、各機能ブロックの共有メモリへのアクセス時間を短縮する。 - 特許庁 - To prevent digital contents from wrongfully utilized, in particular, to prevent a cache file stored in a PC of a user from being wrongfully secondarily utilized when downloading the digital contents from a web server, and to prevent image data displayed on a display device from being secondarily utilized by using a dead copy.
デジタルコンテンツの不正利用を防止し、特に、Webサーバからデジタルコンテンツをダウンロードした際に利用者のＰＣ内に格納されたキャッシュファイルが不正に二次利用されることを防止し、また、ディスプレイ上に表示された画像データがデッドコピーされて二次利用されることを防止する。 - 特許庁 - According to a search log corresponding to search processing based on search queries from clients and a download log corresponding to download processing, an expected download document list of correspondence data on a search query and a download document ID is generated, and according to the generated list, cache data are updated.
クライアントからの検索クエリに基づく検索処理に対応する検索ログと、ダウンロード処理に対応するダウンロードログに基づいて、検索クエリとダウンロード文書ＩＤとの対応データからなる予想ダウンロード文書リストを生成し、生成リストに基づくキャッシュデータの更新を行なう。 - 特許庁 - A comparator 30, a prefetch validity deciding device 40 and a selector 50 update prefetch information in the address array 100 on comparing an address in a cache address holding register 10 with an address in an immediately before access address holding register 20 and confirming that both are different.
比較器３０，先取り有効判定器４０，および選択器５０は、キャッシュアクセスアドレス保持レジスタ１０内のアドレスと直前アクセスアドレス保持レジスタ２０内のアドレスとを比較して両者が異なることを確認した上で、アドレスアレイ１００中の先取り情報を更新する。 - 特許庁 - A reference image cache memory 100 has a storage capacity for signals with a range of blocks wherein the number of blocks in a horizontal direction is equal to the number of blocks in the horizontal direction of image signals for one screen and the number of blocks in a vertical direction is greater than the number of blocks in the vertical direction of a searching range.
参照画像キャッシュメモリ１００は、水平方向のブロック数が一画面分の画像信号の水平方向のブロック数と同じで、かつ、垂直方向のブロック数が探索範囲の垂直方向のブロック数よりも大きなブロック範囲の信号の記憶容量を備えている。 - 特許庁 - Also, a request for releasing a memory of which size is designated form the task 11 is received, and a memory block having the available are of which size is not more than the size designated from the task 11 and adjusted by the cache line size unit of the operating CPU 1 by the operating system 12 is released to the request for releasing a memory.
また、タスク１１からサイズを指定したメモリ解放要求を受け、メモリ解放要求に対し、タスク１１から指定されたサイズを超えずかつオペレーティングシステム１２が動作するＣＰＵ１のキャッシュラインサイズ単位で調整したサイズの使用可能領域を持つメモリブロックを解放する。 - 特許庁 - If it is determined that an access from a master meets a condition of an invalidation range setting unit 121, a cache controller 110 forcibly resets a VALID flag 113 of a corresponding address in a tag memory 111 through an invalidation determination circuit 120 and a tag memory modification unit 122.
マスタからのアクセスが無効化範囲設定部１２１の条件に合致すると判定された場合、キャッシュコントローラ１１０は、無効化判定回路１２０及びタグメモリ改変部１２２により、タグメモリ１１１内の該当するアドレスのＶＡＬＩＤフラグ１１３を強制的にリセットする。 - 特許庁 - An area management part 11 divides a memory 2 into a cache area and a uncacheable area, sets a control object data size targeted by the ECC data as one byte or the like correspondingly to the partial access for the uncacheable area, and sets ECC data for data of the control object data size.
領域管理部１１は、メモリ２をキャッシュ領域とキャッシュ不可領域に分け、キャッシュ不可領域はＥＣＣデータが対象とする制御対象データサイズをパーシャルアクセスに対応させて１バイト等とし、制御対象データサイズ分のデータに対してＥＣＣデータを設ける。 - 特許庁 - Each of clients 121 to 12n checks whether required data out of data stored in a data base 15 are stored in caches 161 to 16n built in the other clients or not by referring to cache management information tables 181 to 18n obtained by inquiring all other clients by a broadcast or a multicast.
各クライアント１２_1〜１２_nはブロードキャストまたはマルチキャストにより他の全てのクライアントに問い合わせたキャッシュ管理情報テーブル１８_1〜１８_nを参照して、データベース１５内のデータで必要とするデータが他のクライアントのキャッシュ１６_1〜１６_nに記憶されていないかを調べる。 - 特許庁 - To effectively reduce power consumption when performing specific control processing by a power source of an onboard battery during an engine stop, in an engine-controlling electronic control device having a microcomputer adopting at least one of a multi-core configuration and a cache memory-mounted configuration.
マルチコア構成及びキャッシュメモリ搭載構成の少なくとも一方が採用されたマイクロコンピュータを備えたエンジン制御用電子制御装置において、エンジン停止中に車載バッテリの電源により特定の制御処理を行う際の消費電力を効果的に低減する。 - 特許庁 - To provide an electronic mail storage system that stores electronic mail to a mail box or deletes the electronic mail stored in the mail box or easily manages the electronic mail and separately and needs no storage means, such as a disk cache when deleting electronic mail.
メールボックスに対する電子メールの格納、或いは、メールボックスに格納されている電子メールの削除、または、電子メールの管理を容易に行えるだけでなく、電子メールの削除に際してディスクキャッシュ等の格納手段を別途必要としない電子メール格納システムを提供する。 - 特許庁 - To provide a multi-operating computer system where the same cache entry is used with respect to the same data in reference to a common area to which a plurality of operating systems mutually refer and reference data can always be matched in a plurality of operating systems.
本発明の目的は、複数のオペレーティングシステム間で相互に参照をする共有領域への参照が同一データに対して同一キャッシュエントリを使用するようにして参照データを複数のオペレーティングシステム間で常に一致させることのできるマルチオペレーティング計算機システムを提供することにある。 - 特許庁 - When there is a request the response cache is searched and, if the response corresponding to the request is stored there, the response is immediately sent to the higher-level application.
通信インターフェイス内に、上位アプリケーションからの要求を登録する要求キャッシュとフィールド機器からの応答を保存する応答キャッシュを設け、要求があったときに応答キャッシュを検索し、その要求に対応する応答が保存されていると即座にその応答を上位アプリケーションに送信する。 - 特許庁 - To provide a cache device which can conceal the access time of a network when contents are accessed and receive the contents without being affected by the congestion of the network.
コンテンツと共にメタ情報を受信し、メタ情報およびユーザのプロファイルに応じて一時的な記憶手段であるキャッシュに記憶すべきコンテンツを判断して保存することで、コンテンツアクセス時にネットワークのアクセス時間を隠蔽し、ネットワークの混雑による影響を受けずにコンテンツを受信できるキャッシュ装置を実現する。 - 特許庁 - Since peripheral pixels of image data tend to have gradation values close to each other, a cache hit rate and a hit rate of branch prediction are improved by processing of N lines of the adjacent rasters in parallel to effectively enhance the conversion speed of image data.
画像データには、周辺の画素は互いに近似した階調値を有する傾向があるので、隣接するＮ本のラスタを並行して処理すれば、キャッシュのヒット率や分岐予測の的中率が向上し、画像データの変換速度を効果的に向上させることができる。 - 特許庁 - A configuration writing/reading circuit 60 monitors power, reads the storage place from the configuration storage place storage circuit 30 when receiving cutoff information from a power cutoff detection circuit 50 detecting the cutoff information, and copies information of a configuration cache memory 200 to the storage place.
コンフィグレーション書き込み／読み出し回路６０は、電源を監視し、断情報を検出する電源断検出回路５０からの断情報を受けると、コンフィグレーション格納場所保存回路３０から格納場所を読み取り、その格納場所にコンフィグレーションキャッシュメモリ２００の情報をコピーする。 - 特許庁 - To overcome a problem for a prior art by the principle of the present invention intended for a system, method, computer program product and data structure for the registration and extraction of database table change information that can be used to invalidate a cache entry.
従来技術に関する問題点は、キャッシュエントリを無効化するために使用することができるデータベーステーブル変更情報の登録および取り出しを行うためのシステム、方法、コンピュータプログラム製品、およびデータ構造を対象とする本発明の原理により克服される。 - 特許庁 - The input color value data which agrees with the key color value data is compared with an input color value data of the cache table 241 while the input color value data which does not agree with the key color value data is compared with it after processed by a subtractive color process part 225.
上記キーカラー色値データと一致した入力色値データについてはそのままの入力色値データを、一致しなかった入力色値データについては減色処理部２２５で減色処理を行った後の色値データを、キャッシュテーブル２４１の入力色値データと比較する。 - 特許庁 - An outline font expanding device which expands character data in a frame memory 7 has a character management table 4 for generating and managing character data by lookahead of character data of a document to be printed or displayed and refers to the document management table 4 when the character data are expanded to control the access to a font cache 6.
文字データをフレームメモリ７へ展開するアウトラインフォント展開装置において、印刷や表示する文書の文字データを予め先読みして文字データを生成・管理する文字管理テーブル４を有し、文字データ展開時に文書管理テーブル４を参照し、フォントキャッシュ６へのアクセスを制御する。 - 特許庁 - Just after the sub LAN system of the active system is switched, an ARP packet for updating the ARP cache table of the redundant LAN system from the MAC address of the former active system to the MAC address of the new active system is sent from the sub LAN system of the new active system to all communication equipment.
現用系のサブＬＡＮシステムを切り換えた直後に、新現用系のサブＬＡＮシステムから、全ての通信装置に対し、冗長ＬＡＮシステムに対するＡＲＰキャッシュテーブルを旧現用系のＭＡＣアドレスから新現用系のＭＡＣアドレスに更新するＡＲＰパケットを送出する。 - 特許庁 - In the case of transferring reply data being new contents from a server side proxy 30 to a client side proxy 40, the server side proxy identification information is made correspond to finger print constituted of a hash value calculated by applying a hash function to the data, and registered in a finger print cache.
サーバ側プロキシ３０からクライアント側プロキシ４０へ新たな内容のリプライデータを転送するにあたって、両プロキシにて、サーバ側プロキシ識別情報と該データにハッシュ関数を適用して算出したハッシュ値からなるフィンガープリントとを対応付けて、フィンガープリント・キャッシュに登録しておく。 - 特許庁 - Data in a cache memory 220 corresponding to backup data having been erased from a flash memory 230 before the erasure is interrupted are read-transferred (backed up again) from the next block of a final block in the flash memory 230 that stores the backup data not erased by the erasure.
そして、イレースが中断されるまでの間にフラッシュメモリ２３０から消去されたバックアップデータに対応するキャッシュメモリ２２０内のデータを、イレースにより消去されなかったバックアップデータが書き込まれているフラッシュメモリ２３０内の最終ブロックの次ブロックからリード転送（再バックアップ）する。 - 特許庁 - The client 1 receives a certification response token from a server 2 by an authentication response token reception means, generates the new common key to be used for the next authentication confirmation on the basis of the R3 and R4 and updates information in an authentication information cache table 11.
クライアント１は、認証応答トークン受信手段１４で、サーバ２から認証応答トークンを受信し、乱数Ｒ３と乱数Ｒ４とに基づいて次回の認証確認で使用する新共通鍵を生成し、認証情報キャッシュテーブル１１内の情報を更新する。 - 特許庁 - In accessing to the medium other than HDD, the falling detection control is invalidated after retreating the head of HDD, and when preceding processing is recording processing to HDD, the falling detection control is invalidated after completion of sweeping processing of an internal cache in the HDD and head retreating.
ＨＤＤ以外のメディアへアクセスする際は、ＨＤＤのヘッドの退避後に落下検出制御を無効化し、先行処理がＨＤＤに対する記録処理の場合は、ＨＤＤ内部キャッシュの掃き出し処理とヘッド退避を実行して落下検出制御を無効化する。 - 特許庁 - A data processing device comprises a data memory 418, and a non-stalling write-back control circuit 425 that, when a write instruction to write data to the data memory ends in a write error due to a cache miss or memory access contention, continues executing subsequent instructions unless they are a memory access instruction.
データメモリ４１８と、該データメモリにデータを書き込む書込命令がキャッシュミス或いはメモリアクセス競合により書き込み失敗となった場合に、メモリアクセス命令ではない限り後続命令を実行し続けるノンストーリングライトバック制御回路４２５と、を備えるように構成する。 - 特許庁 - To provide an information processor having plural clock systems such as an inside clock, L2 cache interface, and outside bus interface only by the distribution system of one system of an inside clock, and for performing frequency conversion control in which the in-and-out frequency rate of each clock system is N: 1 or N: 2 only by a logic circuit.
内部クロック・Ｌ２キャッシュインターフェイス・外部バスインターフェイス等の複数のクロック系統を内部クロック１系統の分配系のみで実装し、各々のクロック系統の内外周波数比がＮ：１またはＮ：２の周波数変換制御を論理回路のみで行なう情報処理装置を提供する。 - 特許庁 - To realize high speed processing by a computer system, that is, the improvement of effective performance by suppressing the generation of sweeping- out (forcing-out) of necessary data from a cache memory, or the generation of any conflict on the main pipe line of a processor even when a pre-fetch instruction is issued with high frequency.
プリフェッチ命令を高い頻度で発行しても、必要なデータのキャッシュメモリからの掃出（追い出し）が発生したり処理装置のメインパイプラインでコンフリクトが発生したりするのを抑止できるようにして、計算機システムによる高速処理つまりは実効性能の向上を実現する。 - 特許庁 - A false ARP sending section 53 refers to: a modification notification, inputted by a registration information reception section 54; and the inquiry result cache section 43, and sends the ARP response packet including a MAC address different from that of the communicating party terminal, to the transmission source terminal.
偽ＡＲＰ送出部５３は、登録情報受付部５４によって入力された変更通知及び問合せ結果キャッシュ部４３を参照して、通信相手端末のＭＡＣアドレスとは異なるＭＡＣアドレスを含むＡＲＰ応答パケットを、発信元端末に対して送出する。 - 特許庁
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