「Cell Array」を含む例文一覧(2610)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 52 53 次へ＞- METHOD FOR COLLECTING CELL WITH MAGNETIC SPOT ARRAY CHIP
磁気スポットアレイチップを用いる細胞の回収方法 - 特許庁 - The memory cell array 50 is divided into plural banks 52.
メモリセルアレイ５０は、複数のバンク５２に分割される。 - 特許庁 - PROGRAMMABLE LOGIC CELL ARRAY CIRCUIT AND ITS INITIALIZING METHOD
プログラマブル論理セルアレイ回路及びその初期化方法 - 特許庁 - The memory cell array 3 is provided with a plurality of main cell arrays 42 and a plurality of redundant cell arrays 41.
メモリセルアレイ３は複数のメインセルアレイ４２と複数の冗長セルアレイ４１とを備える。 - 特許庁 - LIQUID DROPLET DISCHARGE DEVICE, MANUFACTURING METHOD OF CELL ARRAY AND MANUFACTURING METHOD OF PARTICLE ARRAY
液滴吐出装置、細胞アレイの製造方法及び粒子アレイの製造方法 - 特許庁 - The PDPRAM (partial dual port random access memory) 20 is composed of a clock synchronization SRAM (static random access memory) interface (IF) 21, a DRAM cell array 22, a dual port DRAM cell array 23, and a DRAM cell array 24.
ＰＤＰＲＡＭ２０は、クロック同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポートＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。 - 特許庁 - Each of the memory blocks has a memory cell array; a row selection circuit that selects any row in the memory cell array; and a column selection circuit that selects any column in the memory cell array.
メモリブロックのそれぞれは、メモリセルアレイと、メモリセルアレイの任意の行を選択する行選択回路と、メモリセルアレイの任意の列を選択する列選択回路と、を有する。 - 特許庁 - A redundant cell array block section is constituted identically with a main cell array block section, when a defect is caused in a column address line, a column address of the main cell array block is used as a substitute for the defective column address line.
冗長セルアレイブロック部をメインセルアレイブロック部と同一に構成され、カラムアドレスラインに欠陥が発生した時、メインセルアレイブロックのカラムアドレスに代替して使用する。 - 特許庁 - There are further comprised switching circuits 7a-7e for switching the I/O 6a-6e of the memory cell array 4a-4e to the adjacent memory cell array 4b-4e and the redundancy memory cell array 5, respectively.
また、メモリセルアレイ４ａ〜４ｅのＩ／Ｏ６ａ〜６ｅを隣接するメモリセルアレイ４ｂ〜４ｅ、及び冗長メモリセルアレイ５に接続を切替える切替え回路７ａ〜７ｅを備える。 - 特許庁 - During reading the array cell, the programmable reference cell is biased the same as the array cell, so that the difference in threshold values between reference cells and array cells remain constant with a change in VCC.
読出中、プログラム可能基準セルはアレイセルと同じようにバイアスされるので、基準セルとアレイセルとの間のしきい値の差はＶＣＣの変化とともに一定のままである。 - 特許庁 - SEMICONDUCTOR NON-VOLATILE MEMORY CELL ARRAY AND MANUFACTURING METHOD THEREOF
半導体不揮発性メモリセルアレイとその製造方法 - 特許庁 - METHOD OF FABRICATING TWIN MONOS CELL AND ARRAY ORGANIZATION
ツインＭＯＮＯＳセルの製作方法およびアレイ組織 - 特許庁 - To reduce the layout area of a memory cell array.
メモリセルアレイのレイアウト面積を低減できるようにする。 - 特許庁 - Meanwhile, the control circuit applies a second voltage to the first wirings and the second wirings in a non-selected third memory cell array that shares the second wirings with the selected first memory cell array and in a non-selected memory cell array positioned farther than the third memory cell array when viewed from the first memory cell array.
一方、選択された第１のメモリセルアレイと第２配線を共有する非選択の第３のメモリセルアレイ、及び前記第１のメモリセルアレイから見て前記第３のメモリセルアレイよりも遠い側にある非選択のメモリセルアレイにおいて、第１配線及び第２配線に第２の電位を与える。 - 特許庁 - In the memory cell array, a plurality of memory cells are arrayed.
メモリセルアレイでは、複数のメモリセルが配列されている。 - 特許庁 - The flash cell array is composed of a plurality of flash memory cells.
フラッシュセルアレイは、複数のフラッシュメモリセルで構成される。 - 特許庁 - ERASING METHOD OF SEMICONDUCTOR STORAGE DEVICE AND MEMORY CELL ARRAY
半導体記憶装置及びメモリセルアレイの消去方法 - 特許庁 - The memory cell array includes memory cells arranged at crossing points of a bit-line and word-line matrix of the memory cell array.
メモリ・セル・アレイは、メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有する。 - 特許庁 - A control circuit applies a first voltage to the first wirings and the second wirings in a non-selected second memory cell array that shares the first wirings with the selected first memory cell array and in a non-selected memory cell array positioned farther than the second memory cell array when viewed from the first memory cell array.
制御回路は、選択された第１のメモリセルアレイと第１配線を共有する非選択の第２のメモリセルアレイ、及び第１のメモリセルアレイから見て第２のメモリセルアレイよりも遠い側にある非選択のメモリセルアレイにおいて、第１配線及び第２配線に第１の電位を与える。 - 特許庁 - The DRAM cell array 22 is accessed only from the CPU 14.
ＤＲＡＭセルアレイ２２は、ＣＰＵ１４のみからアクセスされる。 - 特許庁 - The semiconductor memory device includes a cell array, a redundancy cell array, a parity generator, and a comparator.
本発明に従う半導体メモリ装置は、セルアレイと、リダンダンシーセルアレイと、パリティー発生器と、そして比較器と、を含む。 - 特許庁 - SEMICONDUCTOR MEMORY CELL AND SEMICONDUCTOR MEMORY ARRAY USING THE SAME
半導体メモリセル及びそれを用いた半導体メモリアレイ - 特許庁 - For example, a cell array selecting signal line STO connected to each gate of cell array selection transistors 12a, 12b, and a cell array selection signal line ST1 connected to each gate of cell array selection transistors 13a, 13b are connected through OR circuits 15a, 15b to a cell array selection circuit 16.
たとえば、セルアレイ選択トランジスタ１２ａ，１２ｂの各ゲートにつながるセルアレイ選択信号線ＳＴ０、および、セルアレイ選択トランジスタ１３ａ，１３ｂの各ゲートにつながるセルアレイ選択信号線ＳＴ１は、オア回路１５ａ，１５ｂを介して、セルアレイ選択回路１６に接続されている。 - 特許庁 - MEASUREMENT FOR THRESHOLD VOLTAGE DISTRIBUTION OF MEMORY ARRAY BIT CELL IN CIRCUIT
回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 - 特許庁 - A memory cell array of a NAND type flash memory is divided into a first cell array and a second cell array, at reading, first voltage is applied to a non-selection word line of the first cell array, second voltage being lower than the first voltage is applied to a non-selection word line of the second cell array.
NAND型のフラッシュメモリのメモリセルアレイを，第１のセルアレイと第２のセルアレイとに分割し，リード時において，第１のセルアレイの非選択ワード線には第１の電圧を印加し，第２のセルアレイの非選択ワード線には第１の電圧より低い第２の電圧を印加することを特徴とする。 - 特許庁 - SOLAR CELL ARRAY AND METHOD FOR INSTALLING THE SAME
太陽電池アレイ及び太陽電池アレイの設置方法 - 特許庁 - ORGANIC PHOTOELECTRIC CONVERSION ELEMENT, SOLAR CELL, AND PHOTOSENSOR ARRAY
有機光電変換素子、太陽電池及び光センサアレイ - 特許庁 - NONVOLATILE FERROELECTRIC MEMORY CELL ARRAY BLOCK, AND NONVOLATILE FERROELECTRIC MEMORY DEVICE UTILIZING THIS MEMORY CELL ARRAY BLOCK
不揮発性強誘電体メモリセルアレイブロック及び該メモリセルアレイブロックを利用する不揮発性強誘電体メモリ装置 - 特許庁 - NON VOLATILE SEMICONDUCTOR MEMORY HAVING REFERENCE CELL ARRAY
基準セルアレイを有する不揮発性半導体メモリ装置 - 特許庁 - Associative array or string of table cell attributes
テーブルのセル属性を表す連想配列あるいは文字列。 - PEAR - Thereby, the number of bank selection lines is decreased, a cell array is shortened in the direction of bit, and cell array area can be reduced.
これにより、バンク選択線を少なくし、セルアレイをビット方向に短くし、セルアレイ面積を削減できる。 - 特許庁 - SOLAR CELL MODULE, SOLAR CELL ARRAY, SOLAR CELL INTEGRATED WITH BUILDING MATERIAL, SOLAR CELL INTEGRATED WITH WALL MATERIAL, AND SOLAR CELL INTEGRATED WITH ROOF
太陽電池モジュール、太陽電池アレイ、建材一体型太陽電池、壁材一体型太陽電池、及び屋根一体型太陽電池 - 特許庁 - To provide a large-sized solar cell array having higher mechanical strength, and a solar cell module for constituting the large-sized solar cell array.
機械的強度の高い大規模の太陽電池アレイ、および当該太陽電池アレイを構成する太陽電池モジュールを提供すること。 - 特許庁 - To propose a magnetic random access memory (MRAM) having a cell array structure suitable for high integration of a cell.
セルの高集積化に適したセルアレイ構造のＭＲＡＭを提案する。 - 特許庁 - BASIC CELL OF GATE ARRAY SEMICONDUCTOR DEVICE, GATE ARRAY SEMICONDUCTOR DEVICE, AND LAYOUT METHOD OF GATE ARRAY SEMICONDUCTOR DEVICE
ゲートアレイ半導体装置の基本セル，ゲートアレイ半導体装置，および，ゲートアレイ半導体装置のレイアウト方法 - 特許庁 - The memory is provided with a dielectric memory cell array 2 having a plurality of ferroelectric memory cells 25, an SRAM cell array having a plurality of SRAM cells 18, and a selection control circuit 5 disposed separately from the ferroelectric memory cell array 2 and the SRAM cell array 1 to control the selection of the ferroelectric memory cell array 2 and the SRAM cell array 1.
このメモリは、複数の強誘電体メモリセル２５を有する強誘電体メモリセルアレイ２と、複数のＳＲＡＭセル１８を有するＳＲＡＭセルアレイ１と、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１とは別個に設けられ、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１の選択を制御する選択制御回路５とを備えている。 - 特許庁 - Cell selection circuits 2, 3 are operative to select from the memory cell array MA a memory cell MC whose data is to be read, and to select from the reference cell array RA a reference cell RA at a position corresponding to a position of the memory cell MC selected in the memory cell array MA.
セル選択回路２，３は、メモリセルアレイＭＡの中からデータを読み出すメモリセルＭＣを選択すると共に参照セルアレイＲＡの中からメモリセルアレイＭＡにおける選択されたメモリセルＭＣの位置に対応する位置の参照セルＲＡを選択する。 - 特許庁 - By connecting the first memory cell of the first cell array 10-1 and the first reference cell of the fourth cell array 10-4 to the sense amplifier SA, data of the first memory cell are read.
第１のセルアレイ１０−１の第１のメモリセルと第４のセルアレイ１０−４の第１の参照セルとがセンスアンプＳＡに接続されることで第１のメモリセルのデータが読み出される。 - 特許庁 - To provide appropriate characteristics of a memory cell in each cell array region according to the request about usage, even if the usages of the cell array regions in a memory cell array are set to be different.
メモリセルアレイ内の各セルアレイ領域の使用方法を異なるように設定したとしても、各セルアレイ領域内のメモリセルの諸特性を使用方法の要求に応じて適したものとする。 - 特許庁 - The semiconductor device including a cell array has provided with a process failure detection circuits, having a layout pattern of the substantially same shape as that of the cell of the cell array in a dummy region provided in the periphery of the cell array.
セルアレイを含む半導体装置において、セルアレイの周囲に設けられたダミー領域にセルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路を設ける。 - 特許庁 - A memory array is divided into a first memory cell array MAT in which positive data is programmed in each memory cell and a second memory cell array MAR in which reverse data of the positive data is programmed in each memory cell.
メモリアレイは、各々のメモリセルに正データがプログラムされる第１のメモリセルアレイＭＡＴと、各々のメモリセルに正データの反転データがプログラムされる第２のメモリセルアレイＭＡＲに分割されている。 - 特許庁 - The main body memory cell array 101 has a capacity larger than that of the ROM memory array 104.
本体メモリセルアレイ１０１はＲＯＭメモリセルアレイ１０４より大きい容量を有する。 - 特許庁 - CLOSED ARRAY FOR FUEL CELL STACK AND MANUFACTURING PROCESS FOR SUCH CLOSED ARRAY
燃料電池スタック用の密閉配列とこのような密閉配列を製造するための工程 - 特許庁 - The cell bias circuit 1 supplies bias voltage to a drain of each memory cell constituting the memory cell array 3.
セルバイアス回路１は，メモリセルアレイ３を構成する各メモリセルのドレインにバイアス電圧を供給する。 - 特許庁 - NONVOLATILE SEMICONDUCTOR MEMORY CELL ARRAY, AND METHOD FOR PERFORMING OPERATION OF MEMORY CELL IN NONVOLATILE SEMICONDUCTOR MEMORY CELL
不揮発性半導体メモリセル配列、および半導体メモリにおいてメモリセル動作を行なうための方法 - 特許庁 - An MRAM cell array includes a memory cell group 200 and a reference cell, connected to the same bit line BL2.
ＭＲＡＭセルアレイは、同じビット線ＢＬ２に接続されたメモリセルグループ２００と参照セルとを含む。 - 特許庁 - ASSOCIATIVE MEMORY CELL, ASSOCIATIVE MEMORY CELL ARRAY, ADDRESS RETRIEVAL MEMORY, AND NETWORK ADDRESS RETRIEVING DEVICE
連想メモリセル、連想メモリセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置 - 特許庁 - METHOD OF FORMING SOLAR CELL ARRAY AND METHOD OF REPLACING SOLAR CELL THEREOF
太陽電池アレイの形成方法、及び太陽電池アレイの太陽電池交換方法 - 特許庁 - An integrated memory cell array includes a semiconductor substrate 1 and a plurality of cell transistor devices.
集積メモリセルアレイは、半導体基板１と複数のセルトランジスタデバイスとを備える。 - 特許庁 - To provide a basic cell for designing a gate array or a standard cell integrated circuit.
ゲートアレイまたはスタンダードセル集積回路設計のための基本セルを提供する。 - 特許庁
- 特許庁
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