「Cell Array」を含む例文一覧(2610)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 52 53 次へ＞- To provide a magnetic RAM having a multi-bit cell array structure.
マルチビットセルアレイ構造を持つマグネチックＲＡＭを提供する。 - 特許庁 - The memory device 12 includes a memory cell array 14 and a data output circuit 18 that outputs data read from the memory cell array 14.
メモリデバイス１２は、メモリセルアレイ１４とメモリセルアレイ１４から読み出されたデータを出力するデータ出力回路１８を含む。 - 特許庁 - A control circuit controls various operations on the memory cell array.
制御回路は、メモリセルアレイに対する各種動作を制御する。 - 特許庁 - In a memory cell array 10, a plurality of nonvolatile memory cells are arranged.
メモリセルアレイ10は、複数の不揮発性メモリセルが配置されている。 - 特許庁 - A NVM memory cell is arranged as a memory array of rows and columns.
ＮＶＭメモリセルは、行及び列のメモリアレイとして配置される。 - 特許庁 - PHOTOVOLTAIC POWER GENERATION FACILITY AND INSTALLATION METHOD OF SOLAR CELL ARRAY
太陽光発電設備及び太陽電池アレイの設置方法 - 特許庁 - Each redundant cell array 201 is provided with a redundant sense amplifier circuit 105 other than a sense amplifier circuit 103 of the memory cell array 101.
メモリセルアレイ１０１のセンスアンプ回路１０３とは別に各冗長セルアレイ２０１に冗長センスアンプ回路１０５を備える。 - 特許庁 - Therefore, the desired data can be written in the parity cell array PCA, a test of the parity cell array PCA can be easily conducted.
このため、パリティセルアレイＰＣＡに所望のデータを書き込むことができ、パリティセルアレイＰＣＡの試験を容易に実施できる。 - 特許庁 - PEDESTAL FOR SOLAR CELL ARRAY AND METHOD OF ATTACHING BOX TO PEDESTAL
太陽電池アレイ用架台及び架台へのボックス取付け方法 - 特許庁 - The bit line group 43-1 corresponds to the sub-cell array 41-1, and the bit line group 43-2 corresponds to the sub-cell array 41-2.
ビット線群４３−１はサブセルアレイ４１−１に対応し、ビット線群４３−２はサブセルアレイ４１−２に対応する。 - 特許庁 - A test discriminating circuit compares data read out from the real cell array and the parity cell array with an expected value, and discriminates a test result.
試験判定回路は、リアルセルアレイおよびパリティセルアレイから読み出されるデータを期待値と比較し、試験結果を判定する。 - 特許庁 - BIT CELL ARRAY FOR PREVENTING COUPLING PHENOMENON IN READ-ONLY MEMORY
リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ - 特許庁 - An integrated circuit includes a mask ROM including an array of a memory cell.
集積回路は、メモリセルのアレイを含むマスクＲＯＭを含む。 - 特許庁 - SEMICONDUCTOR MEMORY FOR NORMALLY PERFORMING REPLACEMENT WITH REDUNDANCY CELL ARRAY
冗長セルアレイへの置き換えを正常に行う半導体メモリ - 特許庁 - The first contact wiring connects one end of the circuit section and the first wiring between the first memory cell array and the second memory cell array.
第１コンタクト配線は、第１メモリセルアレイ部と第２メモリセルアレイ部との間で、回路部の一端と第１配線とを接続する。 - 特許庁 - A memory includes an array of each phase change memory cell and a first circuit.
メモリは、各相変化メモリセルのアレイと、第１回路とを含む。 - 特許庁 - CELL ARRAY REGION OF NOR TYPE MASK ROM ELEMENT AND FORMATION METHOD
ノア型マスクロム素子のセルアレイ領域及びその形成方法 - 特許庁 - Writing to the memory cell array 18 is not executed in the writing request of this cycle, but data stored are written to the memory cell array 18 when the next writing request occurs.
そして、次の書込み要求が発生した時点で保持されているデータをメモリセルアレイ１８に対して書込み行う。 - 特許庁 - MAGNETIC MEMORY CELL, MAGNETIC MEMORY ARRAY, AND METHOD OF MANUFACTURING THE SAME
磁気メモリセルおよび磁気メモリアレイならびにそれらの製造方法 - 特許庁 - The device is provided with a memory cell array 1a for echo signal which shares a word line with the normal cell array 1 and in which an expected value pattern is written.
ノーマルセルアレイ１とワード線を共有して期待値パターンが書き込まれるエコー信号用メモリセルアレイ１ａが設けられる。 - 特許庁 - In a cell contact pad system, a continuous dummy cell contact pad which intersects a cell gate electrode is formed in the outer circumference of a memory cell array.
セルコンタクトパッド方式において、メモリセルアレイの外周部にセルゲート電極と交差し、連続するダミーのセルコンタクトパッドを形成する。 - 特許庁 - A first and a second data caches SDC and PDC hold data which is read from a selected memory cell of the memory cell array and data which is written into a selected memory cell of the memory cell array.
第１、第２のデータキャッシュＳＤＣ、ＰＤＣは、メモリセルアレイの選択されたメモリセルから読み出されたデータ、及びメモリセルアレイの選択されたメモリセルに書き込まれるデータを保持する。 - 特許庁 - In a semiconductor memory device having plural memory cell blocks (BLK0-BLK3), each of the memory cell blocks is provided with a regular memory cell array 1, a redundant memory cell array 2 and a column decoder 8.
複数のメモリセルブロック（ＢＬＫ０〜ＢＬＫ３）を有する半導体メモリ装置であって、各メモリセルブロックはレギュラーメモリセルアレイ１と、冗長メモリセルアレイ２と、カラムデコーダ８とを有する。 - 特許庁 - The nonvolatile storage system 1 includes a reference cell 12 for main memory corresponding to a main memory cell array 10 and a reference cell 13 for spare memory corresponding to a spare memory cell array 11.
不揮発性記憶システム１は、メインメモリセルアレイ１０に対応してメインメモリ用リファレンスセル１２が備えられ、スペアメモリセルアレイ１１に対応してスペアメモリ用リファレンスセル１３が備えられる。 - 特許庁 - The cell gate insulation film is patterned to leave the cell gate insulation film on the first area of a cell array area, and the second area and the peripheral circuit area of the cell array area are exposed.
セルゲート絶縁膜をパターニングしてセルアレイ領域の第１領域上にセルゲート絶縁膜を残して、セルアレイ領域の第２領域及び周辺回路領域を露出させる。 - 特許庁 - A circuit for dividing each word line in the memory cell array along the row direction of the memory cell array 1 is provided and the fault in the memory cell array 1 can be localized furthermore by dividing the memory cell array 1 into a plurality of blocks.
また、メモリセルアレイの列方向に沿ってメモリセルアレイの各ワード線を分割する分割回路を設け、前記メモリセルアレイを複数のブロックに分割することにより、前記メモリセルアレイの内部に含まれる故障箇所の範囲をさらに絞り込むことが可能になる。 - 特許庁 - To provide a diagnostic method for solar cell array, capable of diagnosing an electrical property of a solar cell array and finding faults of the solar cell array at an early stage, without hindering electrical generation during sunlight irradiation, even when it is used over a long period.
長期の実使用状態においても、太陽照射時の発電を妨げることなく太陽電池アレイの電気特性を診断して、太陽電池アレイの故障を早期に発見する。 - 特許庁 - To provide a solar cell array and a method for installing the solar cell array, with which the solar cell array can be operated at a high system efficiency, when it is installed at a place covered by shadows.
影に覆われる場所に設置する場合に、システム効率が高い状態で運転することができる太陽電池アレイ及び太陽電池アレイの設置方法を提供することを目的とする。 - 特許庁 - The nonvolatile semiconductor storage is provided with a memory cell array 2 having plural memory cells and a testing cell array 3 having plural testing cells, and the testing cells are connected to the memory cell array 2 with bit lines.
不揮発性半導体記憶装置は複数のメモリセルを有するメモリセルアレイ２と複数のテスト用セルを有するテスト用セルアレイ３とを有し、メモリセルアレイにテスト用セルがビット線で接続されている。 - 特許庁 - A holding circuit holds a control signal switching full self-refresh (FSR) performing the whole cell fresh of a memory cell array or partial array self refresh (PASR) performing the partial refresh of the memory cell array.
保持回路は、メモリセルアレイの全体的なセルフレッシュを行うフルセルフリフレッシュ（ＦＳＲ）と、メモリセルアレイの部分的なリフレッシュを行うパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）とを切替える制御信号を保持する。 - 特許庁 - In this memory circuit provided with a cell array 1 and peripheral circuits 2 and 20, the cell array power source V1 to be supplied to the cell array is also supplied to the circuit 20 operated at the time of the power down mode.
セルアレイ１と周辺回路２、２０とを有するメモリ回路において、セルアレイに供給するセルアレイ電源Ｖ１を、パワーダウンモード時に動作する回路２０にも供給することを特徴とする。 - 特許庁 - The power supply control circuit supplies the first power supply voltage to the regular cell array and the second power supply voltage to the redundant cell array when the redundant cell array is not used during the normal operation for allowing access to the memory cell.
電源制御回路は、メモリセルのアクセスを許可する通常動作モード中に、冗長セルアレイが使用されないときに、レギュラーセルアレイに第１電源電圧を供給し、冗長セルアレイに第２電源電圧を供給する。 - 特許庁 - An MRAM device 50 includes a memory array (MRAM cell block 52 and reference MRAM cell block 54) including a magnetic memory cell.
ＭＲＡＭデバイス５０は、磁気メモリセルからなるメモリアレイ（ＭＲＡＭセルブロック５２，基準ＭＲＡＭセルブロック５４）を備える。 - 特許庁 - A memory cell layer 12 is formed on the first wiring 11 in a cell array, and a second wiring 13 is formed on the memory cell layer.
セルアレイ内の第１配線の上にメモリセル層１２を形成し、メモリセル層の上に第２配線１３を形成する。 - 特許庁 - This semiconductor memory device comprises a memory cell array constituted of a first memory cell block and a second memory cell block.
本発明による半導体メモリ装置は、第１メモリセルブロックと第２メモリセルブロックで構成されるメモリセルアレイを含む。 - 特許庁 - To provide a method for forming a memory cell array capable of reducing an interval between floating gates of memory cells and to provide the memory cell array.
メモリセルの浮遊ゲート間の間隔を縮小させることができるメモリセルアレイの形成方法およびメモリセルアレイを提供すること。 - 特許庁 - To actualize high-density arrangement as to a cell array having a select gate.
選択ゲートを持つセルアレイに関し、高密度セル配置を実現する。 - 特許庁 - Each memory bank includes a memory cell array provided with rows and columns.
該各メモリバンクは、行と列とを備えたメモリセルアレイを含んでいる。 - 特許庁 - MEMORY INTEGRATED DISPLAY SUBSTRATE AND DISPLAY DEVICE AND MEMORY CELL ARRAY
メモリ一体型表示基板および表示装置並びにメモリセルアレイ - 特許庁 - Cache memories, arranged as a first memory cell array and main memories arranged as a second memory cell array, are provided mixed.
同一の半導体基板上に、第１のメモリセルアレイを有するキャッシュメモリと、第２のメモリセルアレイを有するメインメモリとが混載されている。 - 特許庁 - INSPECTION DEVICE OF SOLAR CELL ARRAY AND INSPECTION METHOD USING THE SAME
太陽電池アレイの検査装置及びこれを用いた検査方法 - 特許庁 - According to an embodiments, a semiconductor storage device including a memory cell array part and an alignment mark part juxtaposed to the memory cell array part is provided.
実施形態によれば、メモリセルアレイ部と、メモリセルアレイ部と並置された合わせマーク部と、を備えた半導体記憶装置が提供される。 - 特許庁 - A semiconductor memory comprises a memory cell array and a control circuit.
半導体記憶装置は、メモリセルアレイと、制御回路とを含んでいる。 - 特許庁 - METHOD FOR OPERATING ARRAY OF DUAL-PORT MEMORY CELL AND INTEGRATED CIRCUIT MEMORY
デュアルポートメモリセルのアレイを動作する方法および集積回路メモリ - 特許庁 - PHOTOVOLTAIC POWER GENERATION PANEL OR SOLAR CELL ARRAY WITH DISPLAY MEANS
表示手段を備えた太陽光発電パネル又は太陽電池アレイ - 特許庁 - A redundancy cell array 12 for replacing a failure column is arranged at nearly the center part in the direction of the word line WL of the cell array block 11.
不良カラムを置換する冗長セルアレイ１２は、セルアレイブロック１１のワード線ＷＬ方向の略中央部に配置される。 - 特許庁 - The semiconductor device further includes a plurality of memory cell array 4a-4e provided with I/O 6a-6e to input/output signals, and a redundant memory cell array 5.
また、信号を入出力するＩ／Ｏ６ａ〜６ｅを有する複数のメモリセルアレイ４ａ〜４ｅと、冗長メモリセルアレイ５を備える。 - 特許庁 - A holding area and a coping area are set beforehand on a memory cell array.
メモリセルアレイに、予め保持領域とコピー領域とを設定する。 - 特許庁 - This invention discloses a photo sensor (5) where a photo cell array detecting invisible light is integrated in a photo cell array detecting only visible light.
可視光のみを検出するフォトセルのアレイ内に不可視光を検出するフォトセルのアレイが組み込まれたフォトセンサ(5)が開示される。 - 特許庁 - A sense amplifier 12B is arranged at the other end of the memory cell array 11.
メモリセルアレイ１１の他端には、センスアンプ１２Ｂが配置されている。 - 特許庁
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