「Control Memory」を含む例文一覧(13716)
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メモリ１０７の検査を開始するための書き込み開始信号Ｓ１０１と、メモリ１０７にどの位データを保持するかを示すデータ保持期間信号Ｓ１０２とを入力し、制御部１０５で検査データ格納部１０６からデータを読み出すタイミングと、メモリ１０７にデータを書き込み読み出すタイミングとを制御する。 - 特許庁 - This memory output control circuit is constituted in such a way that a write condition is outputted when data is written into an address and an unwritten condition is outputted when data is not written in an address by a plurality of write condition output parts 2 having and corresponding by capacity of a memory 1 one by one per address corresponding to data stored in the memory 1.
メモリ１に記憶するデータに対応するアドレス毎に一つずつメモリ１の容量分対応して有する複数の書き込み状態出力部２により、アドレスにデータが書き込まれると書き込み状態を出力しアドレスにデータが書き込まれていないときには未書き込み状態を出力する。 - 特許庁 - The disk array control unit comprises a processor 1, a memory controller 2, a memory 3, a battery 4, SCSI controllers 5 and 6, a PCI bus interface 7, a Slow bus interface 8, an NVRAM 9, an FROM 10, and a backup memory 11, and these components are connected with each other through a local bus to perform a mutual data communication.
ディスクアレイ制御装置２０は、プロセッサ１と、メモリコントローラ２と、メモリ３と、バッテリ４と、ＳＣＳＩコントローラ５、６と、ＰＣＩバスインタフェース７と、Ｓｌｏｗバスインタフェース８と、ＮＶＲＡＭ９と、ＦＲＯＭ１０と、バックアップメモリ１１と、により構成され、ローカルバスを介して接続され、相互にデータ通信を行うように構成される。 - 特許庁 - To provide a storage medium writer and a control method of the storage medium writer by which a user can extract a memory card if a natural and comprehensive operation is executed and safely extract the memory card when he/she desires to extract the memory card from a storage medium reading/writing means.
ユーザがメモリカードを記憶媒体読み書き手段から抜きたいと思ったときに、自然で分かりやすい操作を実行すれば、メモリカードを抜くことができ、しかも、安全にメモリカードを抜くことができる記憶媒体書込装置および記憶媒体書込装置の制御方法を提供することを目的とするものである。 - 特許庁 - Then, photographing processing of acquiring the image from the imaging element 2 at the imaging frame rate and storing it in the memory (buffer) 9 is executed, and live view display processing of reading the images from the memory (buffer) 9 at the display frame rate, sending them out to a driver 6 and successively displaying them in a display part 7 is executed by a memory read control part 11a.
そして、上記撮像フレームレートで撮像素子２から画像を取得し、メモリ（バッファ）９に格納する撮影処理を実行し、メモリ読出し制御部１１ａにより、上記表示フレームレートでメモリ（バッファ）９から画像を読み出し、ドライバ６に送出して表示部７で順次表示するライブビュー表示処理を実行する。 - 特許庁 - To provide a new state detection method of a flash memory by which natural writing accuracy of the flash memory can be individually estimated to contribute to its quality control in a manufacturer shipment step and the whole writing accuracy of the flash memory and secular change (degradation) of a stored value can be known in a user usage step.
工場出荷段階において、個別にその生来的書込み精度を推定しその品質管理に資することができるとともに、ユーザによる使用段階においては、当該フラッシュメモリの総体的な書込み精度や記憶値の経年変化（劣化）を知ることのできる、フラッシュメモリの新たな状態検出方法の提供。 - 特許庁 - The program execution device is provided with the electrically erasable nonvolatile save memory 5 which saves parameter values regarding a program and a system with write pulses and a write control circuit 14 which is provided between the bus of the CPU 2 and the save memory 5 and outputs data to the save memory 5.
プログラム実行装置１において、プログラムやシステムに関するパラメータ値の保存を書き込みパルスにより行う電気的消去可能な不揮発性の退避用メモリ５と、ＣＰＵ２のバス３と退避用メモリ５との間に設けられてデータを退避用メモリ５に出力する書き込み制御回路１４を設ける。 - 特許庁 - The nonvolatile semiconductor memory device according to an embodiment includes: a memory cell MC-sel that consists of a variable resistive element VR and a capacitor CP which are connected in series between first and second conductive wires WL1 and BL1; and control circuits 2 and 3 which apply the first or second voltage pulse to the memory cell MC-sel.
実施形態に係わる不揮発性半導体記憶装置は、第１及び第２の導電線ＷＬ１，ＢＬ１間に直列接続される可変抵抗素子ＶＲ及びキャパシタＣＰから構成されるメモリセルＭＣ−ｓｅｌと、メモリセルＭＣ−ｓｅｌに第１又は第２の電圧パルスを印加する制御回路２，３とを備える。 - 特許庁 - This character string output system includes an input-output processor 13 performing the reading of picture data from a frame buffer 11 to a buffer memory 14 and performing the writing back of the data from the memory 14 to the memory 11 and a control processor 15 performing the overwriting of a character pattern and performs processings to one character in the order of a reading, an overwriting and a writing back.
本文字列出力システムは、画像データの、フレームバッファ１１からバッファメモリ１４への読み込み、バッファメモリ１４からフレームバッファ１１への書き戻しを行なう入出力プロセッサ１３と、文字パターンの上書きを行なう制御プロセッサ１５とを含み、１つの文字に、読み込み、上書き、書き戻しの順に処理を施す。 - 特許庁 - Furthermore, a control point coordinate generating part 6 reads the image stored in the memory 4 to detect distortion, an image converting part 7 corrects the distortion of the image data read from the inputted image memory, based on information on this detected distortion, and a corrected image memory 8 stores the image data whose distortion is corrected.
さらに、制御点座標生成部６が上記縮小画像メモリ４に記憶された画像を読み出して歪みを検出し、画像変換部７がこの検出された歪みの情報に基づいて入力画像メモリから読み込まれた画像データの歪み補正を行い、歪みが補正された画像データは補正画像メモリ８が記憶する。 - 特許庁 - An image storage device is configured with a built-in type large capacity memory that can store a plurality of image data, a card slot that is used to extract image data from a loaded card memory, and a control means that automatically turns on a power supply of the device, in response to the loading of the card memory to the card slot.
画像蓄積装置において、複数の画像データを記憶可能な内蔵型大容量メモリと、挿入されるカードメモリ内の画像データを吸上げるカードスロットと、前記カードスロットにカードメモリが挿入されることに応答して装置の電源を自動的にオンする制御手段とを有する構成とした。 - 特許庁 - To provide a memory control device that the waiting state of a CPU is minimized to improve the information processing speed of the CPU without reducing the transferred efficiency of a transfer circuit even when a competition occurs between an access request from the CPU to a memory and a direct memory access(DMA) request from the transfer circuit.
メモリに対するＣＰＵのアクセス要求と転送回路のＤＭＡ要求との競合が発生しても、前記転送回路の転送効率を低下させることなく、前記ＣＰＵのウェイト状態を最小限にしこのＣＰＵの情報処理速度を向上させたメモリ制御装置を提供することを目的とする。 - 特許庁 - A storage memory part 26 is loaded on a satellite 2, non-real time vide/audio or data are transmitted from a transmitting earth station 1 and stored in the storage memory part 26 and after storing operation is completed, a control part 29 reads the data out of the storage memory part 26 and performs endless reproducing.
上記課題の解決手段として、衛星２上に、蓄積記憶部２６を搭載し、非リアルタイム映像音声あるいはデータを送信地球局１から送信して蓄積記憶部２６に記憶し、記憶動作完了後、制御部２９が蓄積記憶部２６からデータを読み出してエンドレス再生を行う。 - 特許庁 - This heating cooker comprises a heating means 1, a control means 2, an information accessing means 4 and an external memory 5, and is constituted to read out the recipe information from a recording medium inserted into the information accessing means 4, to copy the recipe information to the external memory 5 and to read out the recipe information from the external memory in setting cooking.
加熱手段１と、制御手段２と、情報アクセス手段4と、外部メモリ５とを備え、前記情報アクセス手段4に差し込まれた記録媒体よりレシピ情報を読み込み、前記外部メモリ５に前記レシピ情報をコピーし、調理設定時に前記外部メモリから前記レシピ情報を読み込む構成としてある。 - 特許庁 - The electronic equipment device 1 includes: a DDR memory 2; a control IC 3 for controlling the writing/reading of data to the DDR memory 2; and a voltage output circuit 4 for setting a reference Vref-ddr in the DDR memory 2 and a reference voltage Vref-ic in the controller IC 3.
電子機器装置１は、ＤＤＲメモリ２と、ＤＤＲメモリ２に対するデータの書込み／読出しを制御するコントロールＩＣ３と、ＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒ及びコントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃを設定する電圧出力回路４とを備える。 - 特許庁 - In a control part 2 of the processor 1, it is constituted so that an instruction decoder 21 issues an instruction to a data path part 3 by providing an instruction definition storage memory 24 and using definition information stored in the instruction definition storage memory 24 when an instruction issuing device 23 judges that an instruction read from an external memory 6 is a defined instruction.
プロセッサ１の制御部２において、命令定義格納メモリ２４を備え、外部のメモリ６から読み込んだ命令が定義された命令であると命令発行器２３が判断した場合に命令定義格納メモリ２４に格納された定義情報を使い、命令デコーダ２１がデータパス部３に命令を発行するようにした。 - 特許庁 - The image forming apparatus where the non-volatile memory is accessed by an access means is equipped with: a counter for counting the degree of fraudulence in the access to the non-volatile memory by the access means; and a control means for controlling the access to the non-volatile memory by the access means based on a counted value by the counter.
アクセス手段にて不揮発性メモリにアクセスを行う画像形成装置において、前記アクセス手段による前記不揮発性メモリへのアクセスの不正度合いをカウントするカウンタと、前記カウンタのカウント値に基づいて、前記アクセス手段による前記不揮発性メモリへのアクセスを制御する制御手段とを備えた。 - 特許庁 - An information processing system includes a plurality of memories M_0-M_n-1 which can store data, a data processing device 10 for issuing an access request to the plurality of memories, and a memory control device 20 for controlling data transfer between the plurality of memories and the data processing device 10 as grouping the plurality of memories into a first memory group and a second memory group.
データを記憶可能な複数のメモリＭ_０〜Ｍ_ｎ−１と、複数のメモリに対するアクセス要求を発行するデータ処理装置１０と、複数のメモリを第１メモリ群と第２メモリ群とにグループ化し、複数のメモリとデータ処理装置１０との間のデータ転送を制御するメモリ制御装置２０と、を備える。 - 特許庁 - The three-dimensional memory device includes: a memory cell array in which a plurality of word line planes are stacked; a write-read circuit that programs memory cells of at least two or more pages, which are provided on the selected word line plane at the same time; and a control circuit that controls a program operation of the write-read circuit.
本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 - 特許庁 - The memory control means shifts to a power saving mode when there is no access from the main processor nor the communication processor, and shifts to an activated mode when a process that uses the communication interface of the communication processor is not executed only with the internal memory, allowing the communication processor to use the external memory.
ここで、メモリ制御手段は、メインプロセッサと通信プロセッサとのいずれからもアクセスがない場合は省電力状態をとり、通信プロセッサの通信インタフェースを用いる処理が内部メモリの使用だけでは実行できない場合に、起動状態となり、通信プロセッサによる外部メモリの使用を可能にする。 - 特許庁 - A memory cell array 1 has a plurality of memory cells MT including a floating gate electrode FG located at the upper part of the well and a control gate electrode CG located at its upper side, and data are written therein for each page configured of the plurality of memory cells connected in series, and it includes the plurality of blocks which are configured of the plurality of pages and are erasure units of the data.
メモリセルアレイ１は、ウェルの上方のフローティングゲート電極ＦＧとその上方のコントロールゲート電極ＣＧとを含む複数のメモリセルＭＴを有し、直列接続された複数のメモリセルからなるページごとにデータを書き込まれ、複数のページからなりデータの消去単位である複数のブロックを有する。 - 特許庁 - When the USB memory 10 and a CD-R drive 15 are set to USB ports 8a and 8b while restoration processing is set up by the control panel 4, the USB memory 10 or the data memorized by the CD-R drive 15 are memorized by a hard disk drive 25 based on the program in the USB memory 10.
一方、ＵＳＢメモリ１０およびＣＤ−Ｒドライブ１５がＵＳＢポート８ａ，８ｂにセットされ、かつコントロールパネル４でリストア処理が設定された場合には、ＵＳＢメモリ１０内のプログラムに基づき、ＵＳＢメモリ１０あるいはＣＤ−Ｒドライブ１５に記憶されているデータがハードディスクドライブ２５に記憶される。 - 特許庁 - This plate is provided with a memory 14 for storing each kind of information, a communication part 12 capable of performing communication with an external device 20, and a control part 13 for controlling reading/writing of information in the memory 14 based on an access request signal to the memory 14 received from the external device 20 by the communication part 12.
各種情報が格納されたメモリ１４と、外部装置２０との間で通信可能な通信部１２と、通信部１２が外部装置２０から受信したメモリ１４に対するアクセス要求信号に基づき、メモリ１４における情報の読み出し・書き込みを制御する制御部１３とを設ける。 - 特許庁 - When a memory card 10 of a battery size and weight different depending on the number of pages of digital content is inserted into a memory card slot 20, a battery 12 in the memory card 10 is connected to a power control circuit 90 of the display device 1 to supply necessary power to each part and thus start the display of the digital content.
デジタルコンテンツのページ数に応じて、電池のサイズ・重量が異なっているメモリカード１０が、メモリカードスロット２０に挿入されると、メモリカード１０内の電池１２が表示装置１の電源制御回路９０に接続され、各部に必要な電力が供給され、デジタルコンテンツの表示が開始される。 - 特許庁 - The power saving memory access control unit has structure for controlling memory access so as to include a non-interleaving area in a bank to be self-refreshed at the time of using the power saving mode of the mobile SDRAM and structure for controlling memory access by dividing areas into an area for performing an interleaving access and an area for performing a non-interleaving access in a normal mode.
モバイルＳＤＲＡＭの省電力モード使用時にセルフリフレッシュを行うバンクに対して、ノンインタリーブ領域を有するようにメモリにアクセスする制御を行う仕組みを有し、通常モード時はインタリーブアクセスを行う領域と、ノンインタリーブアクセスを行う領域に分けてメモリにアクセスする制御を行う仕組みを有する。 - 特許庁 - The communication control device for controlling an interface with a card type memory (5) initializes the card type memory (5) when reset processing of a first condition (e.g., power supply reset) is performed, and does not initialize the card type memory (5) when reset processing of a second condition (e.g., energy-saving reset) is performed.
カード型メモリ（５）との間のインターフェイスを制御する通信制御装置であって、第１の条件のリセット処理（例えば、電源リセット）が行われた場合には、カード型メモリ（５）の初期化を行い、第２の条件のリセット処理（例えば、省エネリセット）が行われた場合には、カード型メモリ（５）の初期化を行わないことを特徴とする。 - 特許庁 - The motion compensation apparatus includes a frame memory transmission control unit 101, which with regard to a plurality of motion compensation blocks, transmits reference pixels required in motion compensation prediction collectively or on a per motion compensation block basis, from a multi-frame memory 104 which stores a reference picture used in inter-picture motion compensation prediction, to a local reference memory 102.
ピクチャ間動き補償予測で使用する参照ピクチャを記憶するマルチフレームメモリ１０４から、動き補償予測で必要とする参照画素を複数の動き補償ブロックに関して一括、または動き補償ブロック毎に切り替えて局所参照メモリ１０２へ転送するフレームメモリ転送制御部１０１を備える。 - 特許庁 - In a computer system (10) including a central processing unit (21), a cache memory (22) and a main storage device (30), the cache memory includes a control circuit (CTL) for making the prescribed way of the cache memory store data to be read from the main storage device according to access to an address in a prescribed address section by the central processing unit.
中央処理装置（２１）、キャッシュメモリ（２２）および主記憶装置（３０）を含むコンピュータシステム（１０）において、キャッシュメモリは、中央処理装置による所定のアドレス区間内のアドレスへのアクセスに伴って主記憶装置から読み出されるデータをキャッシュメモリの所定のウェイに格納させる制御回路（ＣＴＬ）を備える。 - 特許庁 - A pixel unit 1 is structured with a non-volatile memory transistor MT formed in a p-type well 12 of a silicon substrate 10 to include a floating gate 14 and a control gate 16 and selection gate transistors ST1, ST2 formed in both sides of each memory transistor MT through common use of such memory transistor MT and diffusion layer 17.
画素ユニット１は、シリコン基板１０のｐ型ウェル１２に形成された、浮遊ゲート１４と制御ゲート１６を持つ不揮発性メモリトランジスタＭＴと、このメモリトランジスタＭＴと拡散層１７を共有して各メモリトランジスタＭＴの両側に形成された選択ゲートトランジスタＳＴ１，ＳＴ２とから構成される。 - 特許庁 - An image processor comprises: a memory control circuit for receiving pixel data for multiple frames in order of the frames, and storing it in a frame memory; an image processing circuit for using a high-order bit portion of the pixel data stored in the frame memory to generate processed pixel data; and an output circuit for outputting the processed pixel data.
画像処理装置は、複数のフレームの画素データを、フレームの順番に受信し、フレームメモリに記憶するメモリ制御回路と、フレームメモリに記憶された画素データの上位ビット部分を利用して処理済み画素データを生成する画像処理回路と、処理済み画素データを出力する出力回路とを備える。 - 特許庁 - The non-volatile semiconductor memory device 100 includes a control signal generating unit 16 for accumulating a charge in the charge accumulation layer 46b of the non-selection drain side selection transistor SDTr (n-sel) connected to the non-selection memory string MS (n-sel) before data are read out from the selected memory string MS.
不揮発性半導体記憶装置１００は、選択されたメモリストリングＭＳからデータを読み出す前に、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）の電荷蓄積層４６ｂに電荷を蓄積させる制御信号生成部１６を備える。 - 特許庁 - A memory control section 15 writes an image signal DB of an imaged image to a memory 16, reads the image signal written in the memory 16, supplies the image signal to a signal processing section 154, and applies filtering processing to the read image signals by a plurality of frames to produce the shutter image wherein time resolution is preserved.
メモリ制御部１５は、撮像画像の画像信号ＤＢをメモリ１６に書き込み、このメモリ１６に書き込まれた画像信号を読み出して信号処理部１５４に供給し、この読み出された複数フレームの画像信号のフィルタリング処理を行うことで、時間分解能を保存したシャッタ画像を生成する。 - 特許庁 - There provided is a verify control circuit that, upon operation of verifying excessive writeback which determines whether a value satisfies an upper limit of a threshold voltage after erasure and writeback of selected memory cells to be erased, selects different memory cells in the same column in parallel and performs determination according to storage data of these selected memory cells.
消去対象の選択メモリセルの消去および書き戻し後の閾値電圧の上限値を満たしているかを判定する過書き戻しベリファイ時に、同一列かつ異なるメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行うベリファイ制御回路を備える。 - 特許庁 - In a step S11, when an identification code is stored in a memory 4A for identification code inside a memory 4 for write processing start program, namely, when reloading the written AP, the identification code stored in the memory 4A for identification code is compared with an identification code contained in a write control program (S15).
ステップＳ１１において、書き込み処理起動プログラム用メモリ４の識別コード用メモリ４Ａに、既に識別コードがある場合、すなわち、既に書き込み済みのアプリケーションプログラムを書き替える場合には、識別コード用メモリ４Ａに格納されている識別コードと、書き込み制御プログラムに含まれている識別コードの比較を行う（Ｓ１５）。 - 特許庁 - In the case a printing timing signal is outputted, a control part 1 executes a printing operation for data already taken out from a printing data storage memory 3 and transferred to a thermal head, and accesses the printing data storage memory 3 for taking out printing data for one line to be printed for the next printing operation from the printing data storage memory 3.
印字のタイミング信号が出力されるとコントロール部１は既に印字データ格納メモリ３から取り出してサーマルヘッドに転送したデータの印字を実行させると共に印字データ格納メモリ３にアクセスして次の印字のための１ライン分の印字データを印字データ格納メモリ３から取り出す。 - 特許庁 - In a method for controlling a non-volatile semiconductor memory, program pulses P1, P2,...Pn whose magnitude of voltage is gradually increased are inputted to the control terminal of a memory cell, the total of pulse width tpp of the program pulses Pn at the maximum voltage is made half the time tpgm required for programming a memory cell by using only the maximum voltage (-Vgend).
この不揮発性半導体メモリの制御方法は、漸次電圧の大きさが増加する複数のプログラムパルスＰ_1,Ｐ_2,…Ｐｎをメモリセルの制御端子に入力し、最大電圧時のプログラムパルスＰｎのパルス幅ｔppの合計を、その最大電圧(−Ｖｇend)のみでメモリセルをプログラムするのに必要な時間ｔpgmの２分の１にする。 - 特許庁 - Next, a main control part reads in the address converted from the address indicating the controller 93 to the address of the I/O memory 20 by the address conversion part 5 and controls the access to the address of the read-in I/O memory 20, thereby implementing the emulation of a controller which accesses the I/O memory 20 instead of the controller 93.
次に、メイン制御部は、アドレス変換部５により制御装置９３を示すアドレスからＩ／Ｏメモリ２０のアドレスへ変換されたアドレスを読み込み、読み込んだＩ／Ｏメモリ２０のアドレスへのアクセスを制御するすることにより、制御装置９３の代わりに、Ｉ／Ｏメモリ２０へアクセスする制御装置のエミュレーションを実現する。 - 特許庁 - A nonvolatile semiconductor memory 10 includes a memory cell 11 storing complementary data, complementary bit lines BLT, BLB connected to the memory cell 11, a pre-charge circuit 60 pre-charging the complementary bit line to the prescribed potential, a latch type sense amplifier 70, and a current control circuit 50 connected to the complementary bit lines.
不揮発性半導体メモリ１０は、相補データを記憶するメモリセル１１と、メモリセル１１に接続された相補ビット線ＢＬＴ，ＢＬＢと、その相補ビット線を所定の電位にプリチャージするプリチャージ回路６０と、ラッチ型センスアンプ７０と、相補ビット線に接続された電流制御回路５０と、を備える。 - 特許庁 - A recording apparatus 1 can process writing and reading of the data at high speed, since the recording apparatus includes: a temporary recording part 13 for temporarily recording stream data on a volatile memory 20; and a recording data control part 12 for taking out the stream data recorded on the volatile memory 20 and recording the stream data on the nonvolatile memory 22.
本発明に係る記録装置１は、ストリームデータを一時的に揮発性メモリ２０に記録する一時記録部１３と、揮発性メモリ２０に記録された当該ストリームデータを取り出し、不揮発性メモリ２２に記録する記録データ制御部１２とを備えているので、データの書き込みおよび読み出しを高速で処理することができる。 - 特許庁 - The NC working machine is provided with a working machine body 10, a working program memory 31 storing working programs, a schedule table execution memory 41 storing the execution order of the working programs, and an execution control part 46 for reading out a working program corresponding to the execution order of the working programs from the memory 41 and controlling the body 10.
加工機本体１０と、加工プログラムを記憶した加工プログラムメモリ３１と、加工プログラムの実行順序を記憶したスケジュールテーブル実行メモリ４１と、加工プログラムの実行順序に対応する加工プログラムを加工プログラムメモリから読み出し加工機本体を制御する実行制御部４６とを備える。 - 特許庁 - The control part 8 decides whether all selected pieces of music can be recorded in the external memory device 16 with the received compressibility by reference to the free capacity of the external memory device 16, and calculates and presents to the user compressibility with which all of the selected pieces of music can be recorded in the external memory device 16 when not.
制御部８は、外部メモリ装置１６の空き容量を参照し、受け付けた圧縮率で選択された楽曲の全てを外部メモリ装置１６に記録できるかどうかを判定し、記録できない場合には、選択された楽曲の全てを外部メモリ装置１６に記録できる圧縮率を算出しユーザに提示する。 - 特許庁 - In this semiconductor memory card with a write protection function, a write control part for controlling the writing of data can be entirely or partially disconnected, and when it is disconnected, the writing of data into the memory card is disabled, so that erroneous writing of data can be prevented by setting the memory card read-only as needed.
本発明の書込み防止機能付き半導体メモリカードは、データの書込みを制御する書込み制御部の全体または一部が切り離せ、切り離されるとメモリカードへのデータの書込みができなくなるようにすることで、随時、メモリカードを読出し専用にしてデータの誤書込みを防ぐことができる。 - 特許庁 - The control software of built-in equipment 1A or the preset individual parameter of each user are incorporated in a USB memory 2A, and when a user connects the USB memory 2A to a USB connector 3A of the built-in equipment 1A, the individual parameter of the USB memory 2A is fetched in the built-in equipment 1A.
ＵＳＢメモリ２Ａ内に組込機器１Ａの制御ソフトウエアや、予め設定された利用者毎の個別パラメータを内蔵しておき、ユーザが前記ＵＳＢメモリ２Ａを組込機器１ＡのＵＳＢコネクタ３Ａに接続することにより、前記ＵＳＢメモリ２Ａの個別パラメータを組込機器１Ａに取り込みを行う。 - 特許庁 - A FIFO control part 44 monitors the free capacity of the FIFO memory 41 on the basis of the write pointer WP and the read pointer RP, and when the free capacity becomes larger than a data amount outputted from a memory 13 by burst transfer, outputs a read request RQ in order to read the data from the memory 13.
ＦＩＦＯ制御部４４は、ライトポインタＷＰとリードポインタＲＰに基づいてＦＩＦＯメモリ４１の空き容量を監視し、バースト転送によってメモリ１３から出力されるデータ量よりも空き容量が多くなると、メモリ１３からデータを読み出すために読み出し要求ＲＱを出力する。 - 特許庁 - In the data writing method of the semiconductor memory device having writing sequence in which writing to each target threshold level constituting multi-value data is performed for a plurality of memory cells selected simultaneously, in the writing sequence, write control is performed so that the writing is finished in the order of memory cells whose target threshold levels are high.
同時に選択される複数のメモリセルに対して多値データを構成する各目標しきい値レベルへの書き込みを行う書き込みシーケンスを有する半導体記憶装置のデータ書き込み方法において、書き込みシーケンスは、目標しきい値レベルの高いメモリセルの順に書き込みが終了するように、書き込み制御を行う。 - 特許庁 - The semiconductor integrated circuit is provided with a plurality of non-volatile memory cells to which electric erasure and writing are made possible and includes a control means for applying a pulse-shaped voltage to the non-volatile memory cell until a threshold voltage of the non-volatile memory cell having a first threshold voltage is changed into a second threshold voltage.
半導体集積回路は、電気的消去及び書込み可能な不揮発性メモリセルを複数個備え、第１のしきい値電圧を持つ前記不揮発性メモリセルのしきい値電圧が第２のしきい値電圧に変化されるまで不揮発性メモリセルにパルス状電圧を与えるための制御手段を含む。 - 特許庁 - The cache memory which caches data by a plurality of processors and reads out the cached data to the processors and writes the data from the processors is provided with a data memory 404 for storing cached data, a tag memory for managing the stored data for every read-out processor, and an input/output control section 401.
複数のプロセッサによってデータがキャッシュされ、キャッシュされたデータをプロセッサに読み出すと共にプロセッサからデータを書き出すキャッシュメモリを、キャッシュされたデータを保存するデータメモリ４０４、保存されているデータを、読み出したプロセッサごとに管理するタグメモリ及び入出力制御部４０１で構成する。 - 特許庁 - A control unit 20 stores a data unit input finally among a plurality of data units constituting one reception unit in a memory cell with a first address in a memory array 2, and stores a data unit input previous to the data unit finally input in another memory cell with a second address different from the first address.
制御部２０は、１受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットをメモリアレイ２内の第１のアドレスのメモリセルに格納し、最後に入力されたデータユニットに先行して入力されたデータユニットをメモリアレイ内の、第１のアドレスとは別の第２のアドレスのメモリセルに格納する。 - 特許庁 - A potential applied to a plate line side electrode of a ferroelectric capacitor of the memory cell and a potential applied to a bit line are made the same by providing a plate line signal control circuit 28, thereby inputting the same signal to bit lines and plate lines of each memory cell when a semiconductor memory device is set to a stress test mode.
半導体記憶装置がストレス試験モードに設定されるとき、各メモリセルのビット線とプレート線とに同じ信号を入力するプレート線信号制御回路２８を設けることにより、当該メモリセルの強誘電体キャパシタのプレート線側電極にかかる電位とビット線にかかる電位を同一にする。 - 特許庁 - The memory card 1 has a nonvolatile semiconductor memory in which recorded data are erased at a time in block units of specified data block, a system information storage part in which internal information of the device is recorded, and a control part which controls the semiconductor memory according to commands supplied from the host equipment 2.
メモリカード１には、記録されているデータが所定のデータ量のブロック単位で一括消去される不揮発性の半導体メモリと、本装置の内部情報が記録されたシステム情報記憶部と、ホスト機器２から与えられたコマンドに基づき、半導体メモリに対する制御を行う制御部とが備えられている。 - 特許庁
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