「Flash memory」を含む例文一覧(4423)
＜前へ 1 2 .... 61 62 63 64 65 66 67 68 69 .... 88 89 次へ＞- After the physical address retained in the address register 23a is given to the flash memory 11, the physical address retained in the address register 23b is transferred to the address register 23a and retained therein.
アドレスレジスタ２３ａの保持する物理アドレスがフラッシュメモリ１１に与えられた後、アドレスレジスタ２３ｂに保持された物理アドレスがアドレスレジスタ２３ａに転送されて保持される。 - 特許庁 - A microcomputer 20 stores input voices from a microphone 40 in a voice data area of a flash memory 80 when a control button 50 selects a voice recorder function.
マイコン２０は、操作ボタン５０によってボイスレコーダ機能が選択された場合、マイク４０からの入力音声をフラッシュメモリ８０の音声データ記憶領域に記憶する。 - 特許庁 - In accordance with execution of operation for instructing the execution of refreshing the dialog image, refreshing for the storage area of the NAND type flash memory is executed.
ダイアログ画像に対してリフレッシュの実行を指示する操作が行われ太ことに応じて、上記ＮＡＮＤ型フラッシュメモリの記憶領域を対象とするリフレッシュを実行する。 - 特許庁 - The flash memory device applies a voltage necessary for reading to a word line and bit line corresponding to a decoded row address and column address and senses data.
本発明のフラッシュメモリ装置は、デコーディングされた行アドレス及び列アドレスに対応するワードライン及びビットラインに読み出しに必要な電圧を印加してデータを感知する。 - 特許庁 - To increase data holding characteristics of a flash memory by efficiently performing refresh processing without affecting the operation of a system even during system operation.
システム運用中であっても、システムの運用に影響を及ぼすことなく効率よくリフレッシュ処理を行い、フラッシュメモリのデータ保持特性を高めることを可能とする。 - 特許庁 - The method of operating the flash memory device is one that devices are selectively programmed by using a channel hot electron injection and devices are erased by Fowler-Nordheim tunneling and hot hole injection.
チャンネルホット電子注入を利用して素子を選択的にプログラムし、ファウラー・ノルドハイム・トンネリング及びホットホールの注入によって素子をイレースする動作方法である。 - 特許庁 - When the AF data is larger than DMAX, it is set as DMAX and collated with flash memory data to change the setting of the focusing voltage threshold (S309).
そして、ＡＦデータがＤＭＡＸより大きい場合には、そのＡＦデータをＤＭＡＸとし、フラッシュメモリデータに照らして焦点電圧閾値の設定替えをする（Ｓ３０９）。 - 特許庁 - To provide a method of manufacturing a flash memory device which can prevent oxidation on a tungsten hard mask film and reduce a bit line capacitance to improve bit line speed.
タングステンハードマスク膜の酸化を防止することができるとともに、ビットラインキャパシタンスを減らしてビットラインスピードを向上させることができる、フラッシュメモリ素子の製造方法の提供。 - 特許庁 - The trace field designates the vector of a path, and the cache level field designates the level of a cache memory, and the flash field indicates whether or not all the preceding operations should be abandoned.
トレースフィールドはパスのベクトルを、キャッシュレベルフィールドはキャッシュメモリのレベルをそれぞれ指定し、フラッシュフィールドは総ての先行するオペレーションが破棄されるべきか否かを示す。 - 特許庁 - The unit (46) includes memory modules (58) which can accept write commands and read commands from a host (44), and are erasable and non-volatile, referred to as flash modules (58).
このユニット（４６）は、ホスト（４４）から、書き込みコマンド及び読み取りコマンドを受けることが可能な、フラッシュモジュール（５８）と呼ばれる消去可能な不揮発性メモリモジュール（５８）を含む。 - 特許庁 - This flash memory device comprises a row decoder circuit having row global decoders 100, 120, a row partial decoder 160, a row local decoder 140 and a block decoder 180.
このフラッシュメモリ装置は、行グローバルデコーダ（１００、１２０）、行パーシャルデコーダ（１６０）、行ローカルデコーダ（１４０）及びブロックデコーダ（１８０）を有する行デコーダ回路を含む。 - 特許庁 - A program running on the computer stores the trace of its operation state in a RAM 4 and further stores it in a writable ROM 3 such as a flash memory.
マイクロコンピュータ２上で動作するプログラムが自己の動作状態の軌跡を、ＲＡＭ４に記憶し、さらにフラッシュメモリなどの書込み可能なＲＯＭ３に記憶しておく。 - 特許庁 - Meanwhile, the processor 10 reads a group of instructions about the OS from a flash memory 14 and executes them concurrently in time with the execution of the preparatory process by the processor 11.
一方、プロセッサ１０は、プロセッサ１１による準備処理の実行と時間的に並行して、フラッシュメモリ１４からＯＳに関する命令群を読み出して実行する。 - 特許庁 - One page which is a data management unit in the flash memory chip MEM, comprises a data section which has a second data length which can be read or written from/to a storage controller SC, and a redundant section.
フラッシュメモリ・チップＭＥＭ内のデータ管理単位である１ページは、ストレージコントローラＳＣから読み書き可能な第二のデータ長を有するデータ部と、冗長部とを有する。 - 特許庁 - Then, the acquired setting data are stored in a flash memory 26 and at the same time, are modulated by an FSK converter 27 as setting data for verification, and are transmitted to a transmitter 1.
そして、取得した設定データをフラッシュメモリ２６に格納すると共に、確認用設定データとしてＦＳＫコンバータ２７にて変調させ、送信機器１に送信する。 - 特許庁 - A connection relation of a physical block connected as a virtual block is preset and access is given to a flash memory that forms the virtual block on the basis of the connection relation.
仮想ブロックとして結合される物理ブロックの結合関係を予め設定し、この結合関係に基づいて、仮想ブロックを形成するフラッシュメモリにアクセスする。 - 特許庁 - The CPU 10 has a function to update the initial learning value of the flash memory 11A by the present initial learning value when the CPU 10 makes decision that the initial learning value is inadequate.
また、ＣＰＵ１０は、初期学習値が不適正であると判定した場合には、現在の学習値でフラッシュメモリ１１Ａの初期学習値を更新する機能を有する。 - 特許庁 - To provide a double junction region of a NAND flash memory device which stably operates with high-voltage bias and a forming method for transfer transistor using it.
高電圧バイアスに安定的に動作するＮＡＮＤ型フラッシュメモリ素子の二重接合領域及びこれを用いた転送トランジスタの形成方法を提供すること。 - 特許庁 - Since the position of detected defective pixels is recorded in a flash memory (S107), the interpolation and correction for a defective pixel to be executed after the detection of the defective pixel can surely be executed.
検出された欠陥画素の位置はフラッシュメモリに記録されるため（Ｓ１０７）、欠陥画素の検出後に実施される欠陥画素の補間や補正を確実に実施できる。 - 特許庁 - A flash memory in an electronic apparatus 10 stores first image data for displaying a content in two dimensions and second image data for displaying the content in three dimensions.
電子機器１０のフラッシュメモリは、コンテンツを２次元表示するための第１の画像データと、前記コンテンツを３次元表示するための第２の画像データとを格納している。 - 特許庁 - A flash EEPROM 100 has a trimming value storage area 130 for storing a trimming value corresponding to each erase unit area 120 included in a memory cell array 110.
フラッシュＥＥＰＲＯＭ１００は、メモリセルアレイ１１０に含まれる各消去単位領域１２０に対応して、トリミング値を記憶するトリミング値記憶領域１３０を備える。 - 特許庁 - Once the connection detection part 10 detects the connection, a decoding processing part 30 reads in the signed program from the flash memory 111 and judges whether the sign is proper.
接続検知部１０が接続を検知すると、復号処理部３０はフラッシュメモリ１１１から署名付プログラムを読みこみ、署名が正当かどうかを判断する。 - 特許庁 - The CPU 21 of the chip 20 for development fetches instructions from a flash memory 31 in the chip 20 and executes accesses to a RAM 25 and a peripheral circuit 26 in the chip 20.
開発用チップ２０のＣＰＵ２１は、該チップ２０内のフラッシュメモリ３１から命令をフェッチして実行し、該チップ２０内のＲＡＭ２５および周辺回路２６にアクセスする。 - 特許庁 - To provide a contact arrangement that can lower the resistance of a selective transistor line and a source line in a NAND type flash memory array, and its manufacturing method.
ＮＡＮＤ型フラッシュメモリアレイにおいて、選択トランジスタ線及びソース線の低抵抗化をはかることのできる接触機構及びその製造方法を提供する。 - 特許庁 - A CPU 11a writes a program transmitted from the network interface part 12 in a flash memory 11c, whose contents are preliminarily erased for performing the exchange of the program.
ＣＰＵ１１ａは、予め内容を消去しておいたフラッシュメモリ１１ｃに、ネットワークインターフェイス部１２から送られたプログラムを書き込むことで、プログラムの入れ替えを行う。 - 特許庁 - A pair of flash memory trim cell gates a first latch 205 by devices M7, M8 through terminals TRIMINB, TRIMIN.
このトリムセル差動増幅回路は、フラッシュ・メモリ・トリムセルをプログラミングすることなしに、トリムビットをラッチに直列にシフトインさせること、およびトリムビットを直列にシフトアウトさせることができる。 - 特許庁 - To achieve suitable data reading without reducing application efficiency in using a non-volatile storage medium such as a NAND type flash memory which is managed by the block.
ＮＡＮＤ型フラッシュメモリなどのブロック単位で管理される不揮発性記憶媒体を用いるときに、利用効率を低下させることなく、適正なデータ読み出しを可能とする。 - 特許庁 - To achieve the movement processing of storage data through a buffer without increasing a processing time or the capacity of the buffer even when the capacity of one page of a flash memory is increased.
フラッシュメモリの１ページの容量が増加しても、処理時間とバッファの容量を増加させることなく、バッファを介した記憶データの移動処理を行うこと。 - 特許庁 - To provide a data processor capable of suppressing the generation of a gate disturbance phenomenon and improving reliability in a data processing using a built-in flash memory.
ゲートディスターブ現象の発生を抑えることができ、内蔵フラッシュメモリを用いたデータ処理における信頼性を向上することができるデータ処理装置を提供する。 - 特許庁 - An access management means 2 writes the data to the flash memory 1 in a time division manner for the respective ports on the basis of requests from the respective access request means 3(1)-3(n).
アクセス管理手段２は、各アクセス要求手段３（１）〜（ｎ）からの要求に基づき、フラッシュメモリ１に対するデータの書き込みを、ポート毎に時分割に行う。 - 特許庁 - To provide a flash memory element in which occupied area is reduced by reducing the number of needless transistors and its block selecting circuit.
本発明は、不要なトランジスタの個数を減らして占める面積を減らしたフラッシュメモリ素子及びそのブロック選択回路を提供することを可能にすることを目的としている。 - 特許庁 - To provide a dummy layer of a semiconductor device for minimizing microfloating effect in a logic region when manufacturing a split-gate flash memory device, and also to provide a method for manufacturing the dummy layer of the semiconductor device.
スプリットゲートフラッシュメモリ素子の製造時におけるロジック領域のマイクロローディング効果を最小にする半導体素子のダミー層及びその製造方法を提供する。 - 特許庁 - To partially leave and store only an optional arithmetic stage after storing a series of arithmetic processes in a flash memory in an arithmetic unit for storing arithmetic processes.
演算過程を保存する演算装置にあって、一連の演算過程をフラッシュメモリに記憶させた後に、任意の演算段階だけを部分的に残して保存すること。 - 特許庁 - In compressing moving picture data in compliance with the MPEG standard and recording the compressed data to a memory card, a flash is lighted in any timing of B frames to carry out flash still picture photographing by taking notice of it that image data of the B frames can be generated from the presence of I and P frames when the flash still picture photographing is carried out during photographing of the moving picture.
ＭＥＰＧ規格で動画データを圧縮してメモリカードに記録する場合、ＩフレームとＰフレームとがあればＢフレームの画像データを作成することができるところに着目して、動画撮影中にフラッシュ静止画撮影が行なわれる場合には、Ｂフレーム中のいずれかのタイミングでフラッシュを発光させてフラッシュ静止画撮影を行なう。 - 特許庁 - To provide a multipage reading method for a NAND type flash memory device having a multiplane structure which can simultaneously read a cell connected to an even bit line and a memory cell connected to an odd bit line in one page.
一つのページ内のイブンビットラインに接続されたセルとオッドビットラインに連結されたメモリセルとを同時に読み出しすることが可能な、マルチプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置のマルチページ読み出し方法の提供。 - 特許庁 - An external memory means 12 such as a flash memory is used to form a condition information storage area, and the condition information storage area is formed as a file, and the file is used as a virtual register.
フラッシュメモリの様な外部記憶手段１２を利用して状態情報の記憶領域を構成し、更にその状態情報の記憶領域をファイルとして構成するとともに、そのファイルを仮想的なレジスタとして使用する。 - 特許庁 - To prevent degradation of performance caused by occurrence of trap and defect due to movement of electrons in a tunnel oxide film with respect to an AND type flash memory in which memory cells consisting of nMOS transistors are arranged in (m) rows and (n) columns.
ｎ型のＭＯＳトランジスタからなるメモリセルがｍ行ｎ列に配列されているＡＮＤ型フラッシュメモリにおいて、電子の移動によりトンネル酸化膜にトラップや欠陥が発生して性能が低下することを防止する。 - 特許庁 - To realize high speed read while suppressing increment of circuit scale by suppressing to lengthen a read time by repetition of read-out operation in a multi-level flash/EEPROM memory in which data of ternary or more levels is stored in one memory cell.
１つのメモリーセルに３値以上のデータを記憶させる多値フラッシュ／ＥＥＰＲＯＭメモリーにおいて、読出し動作の繰り返しで読出し時間が長くなることを課題とし、回路規模増大を抑制しつつ高速読み出しを実現する。 - 特許庁 - A device having a nonvolatile memory and connected through USB has a storage region recognized as CD-ROM and a secrecy region that is invisible from a host equipment other than a storage region recognized as a USB flash memory from the host equipment.
ＵＳＢ接続され不揮発性メモリを備えるデバイスは、ホスト機器からＵＳＢフラッシュメモリとして認識される記憶領域以外に、ＣＤ−ＲＯＭとして認識される記憶領域と、ホスト機器から見えない秘匿領域とを有する。 - 特許庁 - A flash memory (the rewritable nonvolatile memory) 2 equipped in the electronic equipment has: a first area storing a main program (a processing program) for allowing the electronic equipment to perform processing; and a second area storing a boot program and the rewriting program.
電子機器に備えられるフラッシュメモリ（書き換え可能な不揮発性メモリ）２は、電子機器が処理を行うためのメインプログラム（処理プログラム）を記憶する第１領域と、ブートプログラム及び書き換えプログラムを記憶する第２領域とを有する。 - 特許庁 - To prevent a memory cell in a depleted state from being caused even when a power cut-off has occurred during writing or erasing operation in an electrically writable and erasable nonvolatile semiconductor storage device such as a flash memory.
フラッシュメモリのような電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合にも、デプリート状態のメモリセルが発生しないようにする。 - 特許庁 - An information communication terminal 100 includes a CPU 110, a main control unit 120 which receives the input of instructions, a flash memory 144 which stores a playlist, and a memory card drive section 180 which accepts insertion of a removable recording medium.
情報通信端末１００は、ＣＰＵ１１０と、指示の入力を受け付けるメイン操作部１２０と、プレイリストを格納するフラッシュメモリ１４４と、着脱可能な記録媒体の装着を受け付けるメモリカード駆動部１８０とを備える。 - 特許庁 - A detection circuit 151 controls a switch circuit 152 in accordance with the code value of the command to distribute data so that commands and data for memory control may be supplied to a flash memory 42 and those for security may be supplied to a security block 52.
検出回路１５１は、コマンドのコード値によって、スイッチ回路１５２を制御し、メモリ制御用のコマンド、データをフラッシュメモリ４２へ供給し、セキュリティ用のコマンド、データをセキュリティブロック５２に供給するように、データを振り分ける。 - 特許庁 - A memory controller for performing access to a flash memory dividable into p pieces of zones is provided with an address conversion table having r(r < p) pieces of tables capable of storing address conversion information related with one zone.
本発明によるメモリコントローラは、ｐ個のゾーンに分割可能なフラッシュメモリにアクセスするためのメモリコントローラであって、一つのゾーンに関するアドレス変換情報を格納可能なテーブルをｒ個（ｒ＜ｐ）有するアドレス変換テーブルを備える。 - 特許庁 - Then, the CPU 10 reads the page ID at the leading of the saving queue created by the RAM 30, and specifies a memory address by referring to the access management table 71, and saves the page corresponding to the page ID to a flash memory 40.
次に、ＣＰＵ１０は、ＲＡＭ３０に作成された退避キューの先頭にあるページＩＤを読み出し、アクセス管理テーブル７１を参照してメモリアドレスを特定して、そのページＩＤに対応するページをフラッシュメモリ４０に退避させる。 - 特許庁 - To provide a flash memory device capable of preventing a shallow erase phenomenon of an unselected memory cell block due to leakage current of pass gate by supplying a positive bias voltage to a global word line at the time of erasing operation.
消去動作の際にグローバルワードラインにポジティブのバイアス電圧を供給することにより、パスゲートの漏れ電流による選択されていないメモリセルブロックのシャローイレーズ現象を防止することが可能なフラッシュメモリ装置を提供する。 - 特許庁 - To reduce power required for programming or erasing a memory and to achieve a small pitch at a high density by providing a nonvolatile flash memory capable of saving two bits per cell in one NAND array.
1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。 - 特許庁 - Conductive lines (26a and 26b) in the same wiring layer as intrinsic wiring of a flash memory cell transistor are disposed so as to extend in a direction crossing gate electrode wiring (21a and 21c) constituting a storage node of the latch type memory cell.
ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。 - 特許庁 - The connector 14a is electrically connected to the bus of the host system, and the memory controller 3 controls accessing to the flash memory 2 based on a write instruction or a read instruction imparted from the bus through the connector 14a.
コネクタ１４ａは、ホストシステムの持つバスに電気的に接続され、コネクタ１４ａを介してそのバスから与えられる書込み命令若しくは読出し命令に基づいてメモリコントローラ３がフラッシュメモリ２に対するアクセスを制御する。 - 特許庁 - To provide a method by which a highly reliable semiconductor device can be manufactured by preventing the fluctuation of the threshold of a memory transistor by stabilizing the shapes and channel lengths of control gates in an MONOS flash memory cell, and to provide a semiconductor device.
ＭＯＮＯＳ型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させ、メモリトランジスタのしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
