「LATCHES」を含む例文一覧(640)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 12 13 次へ＞- The page buffer includes a sense node selectively connected to the bit line of the memory cell array, a first main latch selectively connected to the sense node, a main latch circuit including a second main latch, and a latch input node selectively connected to the first and second main latches.
ページバッファはメモリセルアレイのビットラインに選択的に連結される感知ノードと、感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードを含む。 - 特許庁 - A latch type sensing amplifier (10) differentially amplifies complementary input signals (IN, IN_-B) in response to the activation of a sense-amplifier activating signal (SEN) and drives sense output signals (So, So_-B) from pre-charge voltage levels to voltage levels corresponding to the complementary input signals and latches them.
ラッチ型センスアンプ（１０）は、センスアンプ活性化信号（ＳＥＮ）の活性化に応答して相補入力信号（ＩＮ，ＩＮ＿Ｂ）を差動増幅し、センス出力信号（Ｓｏ，Ｓｏ＿Ｂ）をプリチャージ電圧レベルから、相補入力信号に応じた電圧レベルへ駆動しラッチする。 - 特許庁 - If a ground current detection signal exceeds the TH during a mute period, the abnormality detection circuit 22 detects an abnormality and outputs an abnormality detection signal, and a latch circuit 23 latches and outputs a power supply stop control signal to the DC/DC converter 8 to stop the operation.
ミュート期間中にグランド電流検出信号がＴＨを超えると、異常検知回路２２が異常を検知して異常検知信号を出力し、ラッチ回路２３がラッチして電源停止制御信号をＤＣ／ＤＣコンバータ８に出力して動作を停止させる。 - 特許庁 - A control IC 320, which constitutes the switching control circuit 302 of the power input controller 3, detects the eddy current of the secondary winding generated by the short circuit between both ends of the load via a constant voltage control circuit 401, and latches the switching action of a transistor 301 thereby stopping it.
電源入力制御部３のスイッチング制御回路３０２を構成する制御ＩＣ３２０は、負荷の両端の短絡により発生した二次巻線の過電流を定電圧制御回路４０１を経由して検出し、トランジスタ３０１のスイッチング動作をラッチ制御して停止させる。 - 特許庁 - A pixel bus latch 1 latches two pieces of 32-bit image data supplied in parallel; color multiplexers 2-1, 2-2 convert the respective 32-bit image data into 24-bit image data; and a data selector 3 alternately select each image data by changing them over to each other at every one frame time.
ピクセルバスラッチ１は並列して供給される２本の３２ビットの画像データをラッチし、色多重化器２−１，２−２はその各３２ビットの画像データを２４ビットの画像データにそれぞれ変換し、データセレクタ３は１フレーム時間毎に切り替えて各画像データを順番に選択する。 - 特許庁 - A latch member 50 of the latch mechanism is arranged to be movable between a latch position and a release position and has an abutment portion, which abuts the head actuator when the head actuator moves from the information processing position to the retracted position, and a latch claw 54 which latches the head actuator.
ラッチ機構のラッチ部材５０は、ラッチ位置と解除位置との間を移動自在に設けられているとともに、ヘッドアクチュエータが情報処理位置から退避位置に移動した際にヘッドアクチュエータに当接する当接部とヘッドアクチュエータをラッチするラッチ爪５４とを有している。 - 特許庁 - A control circuit 6 controls the read operations so that one of data and threshold information having been completely read is output from the data latch DLX, and the other one being read is read from the memory cell array and stored into the data latches DL0-DL2.
制御回路６は、データとしきい値電圧情報とのうち先に読み出し動作が終了した一方をデータラッチＤＬＸから出力するとともに、読み出し動作が終了していない他方をメモリセルアレイから読み出してデータラッチＤＬ０〜ＤＬ２に保持するよう読み出し動作を制御する。 - 特許庁 - To provide a page buffer operation method of a nonvolatile memory device which allows error occurrence to be reduced and copy back program time to be shortened in the case of data transmission between latches, by performing a copy back program using only any one of latch sections included in page buffers.
ページバッファ内に含まれたラッチ部のいずれか一つのみを用いてコピーバックプログラムを行うことにより、ラッチ間のデータ伝送の際にエラー発生を無くし且つコピーバックプログラム時間を短縮させることが可能な不揮発性メモリ装置のページバッファ動作方法を提供する。 - 特許庁 - Fixing positions to the electrical junction box body 12 between the latches 66, 72, which are arranged on a separated bracket 14 for attaching the electrical junction box body 12 to a support member 76 on a vehicle body side, are set on both sides with bolt connecting sections 24, 28, 82 sandwiched in a direction along the vehicle body side support member 76.
電気接続箱本体１２を車体側の支持部材７６に取り付ける別体ブラケット１４に設けられた係止部６６，７２の電気接続箱本体１２への固定位置を、車体側の支持部材７６に沿った方向で、ボルト接続部２４，２８，８２を挟んだ両側に設定した。 - 特許庁 - A pixel drive circuit latches each of image signals of the first group, the second group, ..., and the Nth group at the first, the second, ..., and the Nth latch timing which are different points in a relative relationship with timing to supply each of the image signals of the first group, the second group, ..., and the Nth group to the data lines.
画素駆動回路は、第１群，第２群，…，第Ｎ群の画像信号の各々を前記データ線に供給するタイミングとの相対的な関係において各々相違する時点となる第１，第２，…，第Ｎのラッチタイミングで、前記第１群，第２群，…，第Ｎ群の画像信号の各々をラッチする。 - 特許庁 - The control circuit of microcomputer comprises an input holding part (holding circuits 51-1 to 51-n) which latches a plurality of input signals and clears the latched value at a predetermined time; and a control signal generation part (logic circuit group 52) which generates an activation signal based on a plurality of latched values.
マイクロコンピュータの制御回路は、複数の入力信号をラッチするとともに、所定のタイミングで前記ラッチした値をクリアする入力保持部（保持回路５１−１〜５１−ｎ）と、前記ラッチした複数の値に基づいて、起動信号を生成する制御信号生成部（論理回路群５２）と、を備える。 - 特許庁 - The 1st latch circuit 103 latches the pixel data for one line fed from the main-scan direction shift register 101 in synchronizing with a line synchronizing signal and feeds the latched pixel data to a sub-scan direction shift register 105 installed for every sub-scan line, respectively.
第１のラッチ回路１０３は、ライン同期信号に同期して、主走査方向シフトレジスタ１０１から供給された１ライン分のピクセルデータをラッチして、副走査ライン毎にそれぞれ設けられた副走査方向シフトレジスタ１０５に対して、ラッチしたピクセルデータを供給する。 - 特許庁 - That is, a shift register 105 of the serial bus interface sections converts the serial data SDA into parallel data PDA synchronously with the serial clock SCL and a 2nd buffer 107 latches the parallel data PDA converted from the serial data SDA by the shift register 105 synchronously with the vertical synchronizing signal VS.
即ち、シリアルバスインタフェース部のシフトレジスタ１０５により、シリアルクロックＳＣＬに同期してシリアルデータＳＤＡをパラレルデータＰＤＡに変換し、シフトレジスタ１０５によって変換されたパラレルデータＰＤＡを、垂直同期信号ＶＳに同期して第２バッファ１０７にラッチする。 - 特許庁 - The semiconductor storage device includes: a sense amplifier 3a which reads data and threshold voltage information, data latches DL0-DL2 which hold data and threshold voltage information, and a data latch DLX which holds and outputs data and threshold voltage information to the outside.
半導体記憶装置は、データとしきい値電圧情報とを読み出すセンスアンプ３ａと、データとしきい値電圧情報を保持するデータラッチＤＬ０〜ＤＬ２と、データとしきい値電圧情報を保持するとともに、外部に出力することのできるデータラッチＤＬＸを備える。 - 特許庁 - Those data LVLi and LVLj, SPDi and SPDj, and RPi are stored in a ROM 13 as a body different from the envelope waveform generating circuits, read out in order after a key-ON or key-OFF event and stored sequentially in data latches of the envelope waveform generating devices.
これらのデータＬＶＬｉ、ＬＶＬｊ、ＳＰＤｉ、ＳＰＤｊ及びＲＰｉは、エンベロープ波形発生回路２９とは別体のＲＯＭ１３に記憶されており、キーオン以降またはキーオフ以降順次読み出され上記エンベロープ波形発生装置２９のデータラッチ６１、６２に順次ストアされる。 - 特許庁 - When high-order and low-order comparators 72, 73, and 74 of the data extraction device detect a preset address signal from an address bus 40 of a main CPU 51, a data signal outputted to a data bus 41 of the main CPU 51 is stored in a high-order and a low-order data latches 77 and 76.
本発明のデータ抽出装置によれば、上位及び下位コンパレータ７２，７３，７４が、メインＣＰＵ５１のアドレスバス４０から予め設定したアドレス信号を検知すると、メインＣＰＵ５１のデータバス４１に出力しているデータ信号が、上位及び下位データラッチ７７，７６に記憶される。 - 特許庁 - This door chain device latches a door chain provided on the door receiving side, to a slide groove 2 of a receiving rail 1 provided on the door side, through a hook bolt 4 at the tip, wherein the surface of the receiving rail 1 is formed into an inclined face gradually lowered from a door receiving side end 1a toward the other end 1b.
ドア側に設けた受けレール１のスライド溝２に対し、ドア受け側に設けたドアチェーンをその先端のフックボルト４を介して掛け止めるドアチェーン装置において、受けレール１の表面を、ドア受け側端部１ａから他の端部１ｂにかけ漸次低くなる傾斜面に形成する。 - 特許庁 - An exhaust valve 5 is installed on a luminaire body 2; after a chassis 2b and a lid body 2c of the luminaire body 2 are airtightly closed by latches 2h, air in the luminaire body 2 is evacuated from the exhaust valve 5 by a pump or the like; and the inside thereof can be reduced in pressure or kept in a vacuum state by plugging it.
器具本体２には、排気弁５が設けられ、器具本体２のシャーシ２ｂと蓋体２ｃをラッチ２ｈによって気密に閉塞した後、排気弁５からホンプなどによって器具本体２内部の空気を抜き、栓をすることによって内部を減圧または真空に保つことができる。 - 特許庁 - At the time of data write, 1st-3rd latches 111-113 for write successively transfer write data D1 from an input/output part 100 and 1st-3rd control parts 151-153 perform control so as to write the transferred data into any one of 1st-3rd memory blocks 121-123.
データ書き込み時は、第１〜第３の書き込みデータ用ラッチ１１１〜１１３は、入出力部１００からの書き込みデータＤ１を順次転送し、第１〜第３の制御部１５１〜１５３は転送されたデータを第１〜第３のメモリブロック１２１〜１２３のうちの１つに書き込むよう制御する。 - 特許庁 - This semiconductor integrated circuit device takes in previously an address signal CAi from the outside by a latch circuit consisting of a transfer gate 7032A, an inverter 7032B and flip-flop 7032C, and latches the address signal CAi for a period in accordance with the prescribed pulse width based on an internal clock signal ICLK.
トランスファゲート７０３２Ａとインバータ７０３２Ｂフリップフロップ７０３２Ｃとからなるラッチ回路により、外部から予めアドレス信号ＣＡｉ信号を取り込み、内部クロック信号ＩＣＬＫに基づき所定のパルス幅に応じた期間にわたってアドレス信号ＣＡｉをラッチする。 - 特許庁 - The device obtains an A-phase pseudo sine wave and a B-phase pseudo sine wave detected associated with the rotational movement of a rotational disk 3, and latches one of the peak value or the vary value when the other pseudo sine wave is monotonously increased or monotonously decreased in a middle range.
回転ディスク３の回転移動に伴って検出されたＡ相擬似正弦波とＢ相擬似正弦波を取得し、一方の擬似正弦波がミドルレンジを単調増加あるいは単調減少しているときに検出された他方のピーク値あるいはバリイ値をラッチする。 - 特許庁 - A first latch circuit 151 latches a signal corresponding to logical inversion of a signal having been latched by the first latch circuit 151 when a scanning signal for a prescribed scanning line to be selected after the scanning line corresponding to the capacity line in the vertical scanning period is supplied.
第１ラッチ回路１５１は、前記一垂直走査期間で前記一の容量線に対応する走査線よりも後に選択される所定の走査線に対する走査信号が供給されたとき、第１ラッチ回路１５１でラッチされた信号を論理反転した信号をラッチする。 - 特許庁 - A laser diode output controller includes an APC controller 300 which is placed between an up/down counter 200 and a laser diode driver 140, latches the output of the counter 200 in synchronism with periodic synchronization signals and provides the latched result to the driver 140.
レ−ザ−ダイオ−ド出力制御装置はアップ／ダウンカウンタとレ−ザ−ダイオ−ド駆動器との間に介在され、周期的な同期信号に同期されてアップ／ダウンカウンタの出力をラッチし、ラッチされた結果を前記レ−ザ−ダイオ−ド駆動器に提供するAPC制御器を含む。 - 特許庁 - The head driver 21 generates a plurality of kinds of driving waveform signals for each of the waveform distinguishment signals on the basis of the condition of the driving waveform data signals and the condition of the waveform distinguishment signals in a conversion means 21A formed of D latches 21Aa to 21Al.
ヘッドドライバ２１は、Ｄラッチ２１Ａａ〜２１Ａｌで構成される変換手段２１Ａにおいて、前記駆動波形データ信号の状態と、前記複数の波形判別信号の状態とにもとづいて、前記複数の波形判別信号毎に複数種類の駆動波形信号を生成する。 - 特許庁 - Then a 2nd flip-flop 13 latches Manchester code data which include hazards selected and outputted by a selector circuit 12 with a 2nd clock with a phase different from that of the 1st clock and with a frequency twice that of the 1st clock to output Manchester code data which do not include hazards.
次に、第２フリップフロップ１３において、セレクタ回路１２で選択出力されたハザードを含むマンチェスタ符号データを、第１クロックとは位相が異なり、２倍の周波数である第２クロックでラッチすることによりハザードを含まないマンチェスタ符号データを出力する。 - 特許庁 - A latching section 202 latches a control signal in a latching cycle which varies depending upon a terminal speed, the number of bits of a data signal stored in a payload, and the number of bits of the control signal stored in the payload; and stores the latched control signal in a control signal storing region provided in the payload of an ATM cell.
ラッチ部２０２により、制御線信号を端末速度とデータ信号のペイロードへの格納ビット数と前記制御信号のペイロードへの格納ビット数とにより定まるラッチ周期でラッチし、ＡＴＭセルのペイロードに設けた制御信号格納領域に格納する。 - 特許庁 - The displacement enlarging member latches one end of the piezoelectric element 5 in the extending direction, supports the tilting stand 2 from downward by the transmission part 66 so that the transmission part 66 is displaced in a second direction, according to the displacement of the piezoelectric element 5 and makes the tilting stand 2, relative tilt to the base 3.
変位拡大部材は、圧電素子５の延在方向の一端を係止するとともに、伝達部６６によって傾動台２を下方より支持し、圧電素子５の変位に応じて伝達部６６が第２方向に変位し、傾動台２が基台３に対して相対的に傾動させるようにした。 - 特許庁 - A data holding circuit 5 provided in every output D1 to Dm of each delay unit DU constituting a pulse delay circuit 2 respectively latches outputs Di (i=1, 2, ..., m) of the delay unit DU by sampling clocks CK1 to CKn whose timing is different by a unit time ΔT (=Td/n) at a time.
パルス遅延回路２を構成する各遅延ユニットＤＵの出力Ｄ１〜Ｄｍ毎に設けられたデータ保持回路５は、遅延ユニットＤＵの出力Ｄｉ（ｉ＝１，２，…ｍ）を、単位時間ΔＴ（＝Ｔｄ／ｎ）ずつタイミングが異なったサンプリングクロックＣＫ１〜ＣＫｎでそれぞれラッチする。 - 特許庁 - To provide a semiconductor device of high quality in which an IGBT type formation region and a formation region for a control circuit thereof etc., are separated by a PN junction separating method, a leakage current from an IGBT is not generated, and a CMOS transistor such as the control circuit never latches up and so on.
ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。 - 特許庁 - To omit mounting fittings such as latches which have been necessary when mounting conventional optional members on the illumination fixture by simplifying detaching structure and method, and manufacture these by a small cost compared with those of a conventional technology in the optional members of the illumination fixture mounted on the ceiling.
天井に取り付ける照明器具のオプション部材において、従来オプション部材を照明器具に取り付ける際に必要であったラッチ等の取付金具等を、取り外し構造・方法を簡略化することにより省略し、従来技術と比較して少ないコストで製作することを目的とする。 - 特許庁 - An information detection circuit latches a binary signal received by a delayed flip-flop 272i at a time T(=iL/n) and provides an output by using, as a trigger, a second clock signal that is outputted from a delay element 271i by a delay of iL/n (1≤i≤n-1) and uses a unit frame period L for its period.
情報検出回路は、遅延素子２７１ｉ、（１≦ｉ≦ｎ−１）においてｉＬ／ｎだけ遅らさせて出力され、単位フレーム期間Ｌを周期とする第２のクロック信号をトリガとして、ディレイドフリップフロップ２７２ｉにＴ＝ｉＬ／ｎに入力された２値信号をラッチして出力する。 - 特許庁 - The encoder circuit is provided with a counter circuit 21 which counts a number of "1" in a thermometer code 101 obtained comparing analog input voltage with a plurality of reference voltage, and outputs the counted value 102, and a latch circuit 22 which latches the counted value 102 from the counter circuit 21.
アナログの入力電圧を複数の基準電圧と比較して得られるサーモメータコード１０１における‘１’の数をカウントしてカウント値１０２を出力するカウンタ回路２１と、カウンタ回路２１からのカウント値１０２をラッチするラッチ回路２２とを備えたエンコーダ回路。 - 特許庁 - Two input signals IN and /IN having phases inverted relative to each other are input to each latch circuit 12, which latches the input signals IN and /IN in synchronization with a clock signal CLK input to a control input, and outputs latched inverted and non-inverted signals /OUT and OUT.
各ラッチ回路１２には、互いに位相の反転した２つの入力信号ＩＮ，／ＩＮが入力され、制御入力に入力されてくるクロック信号ＣＬＫに同期して入力信号ＩＮ，／ＩＮをラッチし、ラッチした反転・非反転信号／ＯＵＴ，ＯＵＴを出力する。 - 特許庁 - This folding refuse protector, in a condition that it is assembled by fitting a fitting protruded/recessed part 61, 62 to each other and hooking latches 71, 72 to lock a pipe 41 in the front surface part 4 latched to a latch part 8, can be used without a play by protecting an object contained in the folding refuse protector.
本折り畳み式ごみ保護体は、嵌合凸部６１及び嵌合凹部６２を互いに嵌合させ、掛金７１、７２を掛け、前面部４のパイプ４１を掛止部８に掛止して組立てた状態で、折り畳み式ごみ保護体内に収容したものを保護し、がたつき無く使用することができる。 - 特許庁 - When any data among a plurality of the comparison data are coincident with the marker data MV[15:0] to be detected on the basis of the comparison result, the address output circuit 59 outputs address data ADR for designating the coincident comparison data, and an address register 57 latches the address data ADR.
アドレス出力回路５９は、その比較結果に基づいて、複数の比較データの中の何れかが検出すべきマーカデータＭＶ［１５：０］と一致したときに当該比較データを指定するアドレスデータＡＤＲを出力し、アドレスレジスタ５７は、そのアドレスデータＡＤＲを保持する。 - 特許庁 - Even when abnormality occurs in the latches 105 and 106 by the influence of noise or the like in the normal operation mode of the apparatus to output a high signal different from a low signal stored when the apparatus is started, the operation mode of the microcomputer 100 can be prevented from being suddenly changed.
本装置の通常作動時にノイズ等の影響によってラッチ１０５および１０６に異常が発生し、本装置の起動時に記憶したロー信号とは異なるハイ信号が出力された場合でも、マイコン１００の動作モードが突然変更されるのを防ぐことができる。 - 特許庁 - In this signal reader, a 2nd TCU 26 of an LTC signal detection circuit 17 detects a leading edge and a trailing edge of a LTC signal, a capture register 31 latches a count of a timer section 30 for that time and a DMAC 27 transfers the count to a RAM 14 in terms of DMA every time.
ＬＴＣ信号検出回路１７の第２のＴＣＵ２６でＬＴＣ信号の立ち上がりエッジおよび立ち下がりエッジを検出して、その間のタイマ部３０のカウント値をキャプチャレジスタ３１に保持し、その都度ＤＭＡＣ２７によりＲＡＭ１４にＤＭＡ転送する。 - 特許庁 - During execution of forming operation in which the resistance state of a variable resistance element VR is set to a transition-enabled state with respect to a selection memory cell MC_11, the isolation latches 63, 83 brings the bit lines BL_0 and the word lines WL_2 to which a defective memory cell CPF is connected into a floating state.
アイソレーションラッチ６３、８３は、選択メモリセルＭＣ＿１１に対して可変抵抗素子ＶＲの抵抗状態を遷移可能にするフォーミング動作を実行する際に、欠陥メモリセルＣＰＦが接続されたビット線ＢＬ＿０及びワード線ＷＬ＿２をフローティング状態にする。 - 特許庁 - When an impact or vibration is applied to an HDD, the latch arm 71 latches the carriage 4 against inertia in both rotating directions and when neither the impact nor vibration is applied, the latch arm 71 is held at the neutral position with the energizing force of the torsional coil spring.
ＨＤＤに衝撃又は振動が加わった場合には、ラッチアーム７１が両回転方向のイナーシャに対応してキャリッジ４をラッチし、衝撃又は振動が加わっていない場合にはねじりコイルばねの付勢力によりラッチアーム７１が中立位置に保たれる。 - 特許庁 - A counter 101 generates a frame signal S101 denoting a delimiter of the input signal, a data control means 104 latches the head address S1020 and the output size S1021 at the fall of the frame signal S101 and outputs them as an output address S1040, which is given to the data stream 103.
カウンタ１０１で入力信号の区切りを示すフレーム信号Ｓ１０１を生成し、フレーム信号Ｓ１０１の立ち下がりでデータ制御手段１０４は先頭アドレスＳ１０２０と出力サイズＳ１０２１をラッチし、出力アドレスＳ１０４０として出力し、データ記憶手段１０３に与える。 - 特許庁 - Since the output of the PLL circuit 32 latches on the input side, there is no problem for phase shift between the reference signal and delay output, and the multiplied signal outputted from the PLL circuit 32 have a constant phase with the reference signal, and the delay amount of reference signal becomes the delay amount of the multiplied output signal as it is.
ＰＬＬ回路３２の出力で入力側をラッチするので、基準信号と遅延出力との位相ずれの問題はなく、ＰＬＬ回路３２から出力される逓倍信号は、基準信号と位相が一定となり、基準信号の遅延量は、そのまま逓倍出力信号の遅延量となる。 - 特許庁 - A clock signal generation circuit 172 latches signals fed back from an inverting output terminal Q (bar) in response to the rising edge of reference clock signals S0, outputs them from a non-inverting output terminal Q, also inverts the output signals and outputs them from the inverting phase output terminal Q (bar).
クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）からフィードバックされる信号を基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチして正相出力端子Ｑから出力すると共にこの出力信号を反転して逆相出力端子Ｑ（バー）から出力する。 - 特許庁 - The data transfer circuit includes: a latch section 905 which latches a training pattern data input with a training pattern load instruction one bit at a time whenever the training pattern load instruction is input, and a buffer section 907 which loads the training pattern data latched to the latch part 905 responding to a strobe signal.
本発明のデータ伝達回路は、訓練パターンロード命令とともに入力される訓練パターンデータを、前記訓練パターンロード命令が入力される度に１ビットずつラッチするラッチ部９０５と、ストローブ信号に応じて、前記ラッチ部９０５にラッチされる訓練パターンデータをロードするバッファ部９０７とを備えることを特徴とする。 - 特許庁 - The latch circuit 14 latches data only when it receives the identical pulse 13, and transmits it to an output circuit 9, while the buffer circuit 15 connects the output circuit 9 electrically with a relay contact 10 to an object to be controlled only when it has received the signal from the AND circuit 5, and performs a control output.
ラッチ回路１４は照合一致パルス１３を受信した時のみデータをラッチして出力回路９に送信し、バッファ回路１５は上記ＡＮＤ回路５からの信号を受信した時のみ出力回路９と制御対象へのリレー接点１０とを電気的に接続して制御出力を行う。 - 特許庁 - A memory plane is divided into a plurality of data areas in a bit line direction, and sub-latches connected to connection lines are arranged for every division part of respective data areas through sub-select transistors TSL and sub-latch select transistors SLSEL which select a connection or disconnection of the connection lines connecting between adjacent respective data areas.
メモリプレーンをビット線方向に複数のデータエリアに分割し、各データエリアの分割部毎に、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するサブセレクトトランジスタＴＳＬ、並びにサブラッチセレクトトランジスタＳＬＳＥＬを介して上記接続線に接続されたサブラッチを設ける。 - 特許庁 - A roller-shaped first latch 42 and a second latch 43, a latch holding member 41 energized by spring members 45 and 46 so as to extruding these latches from the end face of door tip side and a push handle 3 for moving the latch holding member to the door tail side by pushing it against an exerting force of the spring member are equipped.
ローラー状の第１ラッチ４２と第２ラッチ４３と、これらラッチが戸先側端面から突出するようバネ部材４５，４６にて付勢されたラッチ保持部材４１と、バネ部材の付勢力に対抗しつつ押し込むことでラッチ保持部材を戸尻側に移動させるプッシュハンドル３とを備える。 - 特許庁 - The circuit is provided with a data storage unit consisting of RAMs 11-14, selectors 6, 7 for switching input signals of each of the RAMs 11, 14, selectors 8, 9 for switching output signals of each of the RAMs 11, 12 and 13, 14, and latches 4, 5 for holding output data of each of the RAMs 14, 11 by one step.
ＲＡＭ１１〜１４から成るデータ記憶部と、ＲＡＭ１１，１４の各々の入力信号切替用のセレクタ６，７と、ＲＡＭ１１，１２及びＲＡＭ１３，１４の各々の出力切替用のセレクタ８及び９と、ＲＡＭ１４，１１の各々の出力データをそれぞれ１ステップ保持するラッチ４，５とを備える。 - 特許庁 - A state latch section 2 sequentially latches the latched state as past and present states on the basis of a timing of the dynamic clock, a state comparison/change detection section 3 compares the past state with the present state to provide an output of a multi-value level synchronizing signal that is synchronized with the dynamic clock depending on the match-mismatch and difference of the states.
状態保持部２は保持された状態を動作クロックのタイミングで過去と現在の状態として順次保持し、状態比較・変化検出部３は前記過去と現在の状態の比較を行い状態の一致、不一致及び差分により動作クロックに同期した多値レベルの同期信号を出力する。 - 特許庁 - A programmable divider latches a program integer for deriving a latch integer, compares the latch integer to a certain integer, and derives a flag signal having a first state when the latch integer mismatches the certain integer or a flag signal having a second state when the latch integer matches the certain integer.
プログラム可能分周器はプログラム整数をラッチしてラッチ整数を導出し、これを一定の整数と比較し、ラッチ整数が前記一定の整数と一致しない場合には、第１状態を有するフラグ信号を導出し、ラッチ整数が一定の整数と一致する場合には、第２状態を有するフラグ信号を導出する。 - 特許庁 - The switching control circuit 30 latches a selection signal ISEL for controlling the switching operation of the internal selector circuit 20 in the start timing of a period when the input clock signals ICLKA and ICLKB to the internal selector circuit 20 are both turned into an H level, and always instructs switching to the internal selector circuit 20 in the start timing.
切り替え制御回路３０は、内部セレクタ回路２０の切り替え動作を制御する選択信号ＩＳＥＬを、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングでラッチし、内部セレクタ回路２０には常にこの開始タイミングで切り替えが指示される。 - 特許庁
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