「LATCHES」を含む例文一覧(640)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 12 13 次へ＞- A latch circuit latches as data signals a predetermined number of clock signals output from a ring delay circuit formed by connecting a plurality of inverting elements in a ring shape.
複数個の反転素子を円環状に接続してなる円環遅延回路の出力である所定の数のクロック信号をデータ信号としてラッチ回路がラッチする。 - 特許庁 - When the player terminates the operation of the operating handle 3, the touch sensor 3a is turned off, and a shooting control board 106 latches the voltage value of the shooting volume 3b at the time.
遊技者が操作ハンドル３の操作を終了すると、タッチセンサ３ａがＯＦＦになり、発射制御基板１０６は、そのときの発射ボリューム３ｂの電圧値をラッチする。 - 特許庁 - Each of any number of filters is located between two circuit nodes forming an upsettable circuit node pair of the latch in any number of latches 114.
任意の数のフィルタの各々は、任意の数のラッチ１１４のうちの一つのラッチの、アップセット可能な一つの回路ノード対を形成する二つの回路ノードの間に配置されている。 - 特許庁 - When the three-phase phase comparator 40 returns to a neutral state, all the latches 41, 42, 50, 51 are reset with a reset (RST) signal generated by the NAND gate 43.
３相位相比較器４０がニュートラル状態に戻る際、ＮＡＮＤゲート４３により生成されるリセット（ＲＳＴ）信号により、全てのラッチ４１，４２，５０，５１がリセットされる。 - 特許庁 - The 1st to (k)th (1≤k<M, k is an integer) gradation value latches GLAT_1 to GLAT_k take in gradation values on a left-side gradation value signal bus according to the shift output signal.
第１〜第ｋ（１≦ｋ＜Ｍ、ｋは整数）の階調値ラッチＧＬＡＴ_1〜ＧＬＡＴ_kは、シフト出力信号に基づき左側階調値信号バス上の階調値を取り込む。 - 特許庁 - A flip- flop N 75 latches the COMP signal outputted from the data comparing part 79 synchronously with the rise edge of a CLK2n and outputs an SEL signal.
フリップフロップＮ７５は、データ比較部７９より出力されたＣＯＭＰ信号をＣＬＫ２ｎの立ち上がりエッジに同期してラッチし、ＳＥＬ信号を出力する。 - 特許庁 - The Number of each value of the multiplex values in the next printing period is counted in counters 111A-D and the counted results are stored in latches 112A-D in the next printing period.
カウンタ１１１Ａ〜Ｄにおいて次の印字周期における多値の各値の数を計数し、次の印字周期にその計数結果をラッチ１１２Ａ〜Ｄに格納する。 - 特許庁 - After a counter 120 counts an amount that is equal to the number of stored bits of the entire downstream scan latches in the scan chain, in this method and structure, fuse information is loaded to a shift register.
カウンタ１２０が、スキャンチェーンにおける全ての下流スキャンラッチの格納ビット数と等しい量をカウントした後、本発明は、ヒューズ情報をシフトレジスタにロードする。 - 特許庁 - An output emphasis adjusting circuit includes a comparison circuit that allows a threshold voltage to be variable and a latch circuit that latches the output of the comparison circuit in a phase output from a phase variable circuit on a receiving side.
受信側に閾値電圧可変な比較回路及び比較回路の出力を位相可変回路から出力された位相でラッチするラッチ回路を具備する。 - 特許庁 - Input and cells 12 of an input/output pad cell block 101 have RS latches 2 corresponding to a bit number of a register 14 in an internal logic block 102.
入出力パッドセルブロック１０１の入力パッドセル１２には、内部ロジックブロック１０２におけるレジスタ１４のビット数に対応してＲＳラッチ２が設けられている。 - 特許庁 - A second latch circuit 20 is provided in parallel to the first latch circuit 10, and latches the input data with the other of the leading edge and the trailing edge of the clock CLK.
第２ラッチ回路２０は、第１ラッチ回路１０と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データをラッチする。 - 特許庁 - To provide a latch device which makes latches stick out in two directions and a game machine which is suitable for the mounting of the latch device on a peripheral device of the game machine.
２方向にラッチが突出するようなラッチ装置及びそのようなラッチ装置を遊技機の周辺装置の取り付けに適用した遊技機を提供すること。 - 特許庁 - If the proper pattern of data values is present in the alignment latches, then the data is aligned and a program enable signal is sent to the bank of eFuses.
データ値の正確なパターンが配列ラッチ内に存在しているとき、データは正確に配列されており、プログラム・イネーブル信号が、ｅＦｕｓｅのバンクに送出される。 - 特許庁 - This motion detecting circuit includes processing elements PE_m (-n≤m≤nm (n) represents a search range), data latches FF_k (-n<k≤n) and selector circuits MUX_h (-1≤h≤1).
この動き検出回路は、処理素子ＰＥ_ｍ（−ｎ≦ｍ≦ｎ、ｎは探索範囲を表わす）、データラッチＦＦ_ｋ（−ｎ＜ｋ≦ｎ）、および選択回路ＭＵＸ_ｈ（−１≦ｈ≦１）を有している。 - 特許庁 - The lower end part of the modesty panel is supported movably forward and rearward by the supporting metal fittings and latches 76 arranged both upper side parts of the modesty panel is attached by engaging by the locking metal fittings.
支持金具で幕板の下端部を前後傾動可能に支持し、係止金具で幕板の上部両側部に設けたラッチ７６を係着して取付ける。 - 特許庁 - Each register has input terminals D and Dx which have positive polarity and negative polarity, respectively, is synchronized with a clock CLK and latches inputs from the input terminals, respectively.
各レジスタは、正極性および負極性のそれぞれの入力端子Ｄ，Ｄｘを持ち、クロックＣＬＫに同期して前記入力端子からの入力をそれぞれラッチする。 - 特許庁 - A cable 60 and a not yet connected terminal plate 30B are latched at two positions in the length direction by two latches provided integrally with the substrate 11.
このうちケーブル６０と未接続の端子板３０Ｂは、基板１１に一体に設けられた二つの係止部によって長さ方向の二箇所を係止されている。 - 特許庁 - The module is selectively attachable to an associated rail located in the rail receiving location by movement of the first and second latches to their respective second positions.
モジュールは、第１及び第２のラッチをそれぞれの第２の位置に移動することによってレール受入れ場所に配置された関連するレールに選択的に取り付け可能である。 - 特許庁 - A data latch unit 30 receives the luminance data DL and the clock CK output from the waveform shaping unit 20 and latches each bit of the luminance data DL by the clock CK.
データラッチ部３０は、波形整形部２０から出力される輝度データＤＬおよびクロックＣＫを受け、クロックＣＫによって輝度データＤＬの各ビットをラッチする。 - 特許庁 - When the effective resistance reaches zero, the oscillation is stopped and when the Q reaches a prescribed value, the clock is stopped and a latch circuit LAT latches the final count (Q).
実効抵抗値がゼロになると発振は停止し、それ以後Ｑの値が所定の値になった時点で、クロックを止め、ラッチ回路ＬＡＴで最終カウント値（Ｑ）を保持する。 - 特許庁 - To provide a high side driver for preventing the delay of processing caused by that a transmission buffer latches an output, and surely transmitting required data by using serial communication.
送信バッファが出力をラッチすることによる処理の遅れを防止するとともに、シリアル通信を用いて必要なデータを確実に送信するハイサイドドライバを提供する。 - 特許庁 - Multiple switch signals SR1, SR2 are sequentially outputted via multiple sift registers 38, 39, and m-sets of bit data are inputted to multiple latches one by one.
（ｂ）複数のシフトレジスター３８、３９を通して複数のスイッチ信号ＳＲ１、ＳＲ２を順次に出力し、ｍ組のビットデータを複数のラッチに順次に入力する。 - 特許庁 - When detecting rising of a detection signal from a starting port detecting switch 9a or 10a, a latch register 101t latches 16-bit data generated by the shift register.
ラッチレジスタ１０１ｔは、始動口検出スイッチ９ａ、１０ａから検出信号の立ち上がりを検出すると、シフトレジスタで生成されている１６ビットのデータをラッチする。 - 特許庁 - To provide a high speed data latch circuit which latches special data without depending on the duty radio of a clock and which can reduce a phase difference between the latched data and the clock.
特定データをクロックのＤｕｔｙ比に依存することなくラッチし、ラッチされたデータとクロックとの位相差を少なくすることが可能な高速データラッチ回路を提供する。 - 特許庁 - The switching part of the first pipeline stage inputs even-number and odd-number data read in parallel from a memory cell to even-number and odd-number data latches.
第１パイプライン段のスイッチング部は、メモリセルから並列に読出される偶数データ及び奇数データを第１パイプライン段の偶数データラッチ及び奇数データラッチに入力する。 - 特許庁 - To reduce the noise of latch output signals of a sense amplifier/latch circuit which senses and latches complementary signals in response to a sense-amplifier activating signal and transfers them to a next-stage circuit.
相補信号をセンスアンプ活性化信号に応答してセンスしかつラッチして次段回路へ伝達するセンスアンプ／ラッチ回路のラッチ出力信号のノイズを低減する。 - 特許庁 - Each of the plurality of latches (30) is configured to engage one of the plurality of engagement features (32) to releasably fasten the roof (14) to the plurality of sidewalls (12).
複数のラッチ（３０）の各々は、複数の係合要素（３２）の１つに係合して、屋根（１４）を複数の側壁（１２）に解除可能に締結するように構成される。 - 特許庁 - Last time the input address AD is stored in the register 241, the address queue control circuit 19A latches the input address AD to the register 212 via the selector 262.
入力アドレスＡＤが前回、レジスタ２４１に格納された場合、アドレスキュー制御回路１９Ａはセレクタ２６２を介し入力アドレスＡＤをレジスタ２１２にラッチさせる。 - 特許庁 - A clock signal generation circuit 172 latches signals fed back from an opposite phase output terminal Q(bar) in response to the rising edge of reference clock signals S0.
クロック信号生成回路１７２は、基準クロック信号Ｓ０の立ち上がりエッジに応答して、逆相出力端子Ｑ（バー）からフィードバックされる信号をラッチする。 - 特許庁 - A latch circuit 28 latches data outputted from a sense amplifier 27 by transition from a low level of the test chip enable signal Stce/to a high level, and outputs the latch data signal.
ラッチ回路２８は、テストチップイネーブル信号Ｓｔｃｅ／のローレベルからハイレベルへの遷移でセンスアンプ２７から出力されるデータをラッチしてラッチデータ信号を出力する。 - 特許庁 - A D-flip-flop 69 latches a change-over indicating signal by an FG signal from a waveform shaping circuit 66 and the output is supplied to a selector 67 as a change-over signal.
Ｄ−フリップフロップ６９は、切換指示信号を波形整形回路６６からのＦＧ信号でラッチし、この出力を切換信号としてセレクタ６７に供給する。 - 特許庁 - The transceiver includes an optical receptacle, an actuator with a hook that latches with the engagement hole of the cage, a bail attached so as to rotate in front of the receptacle and a release button.
トランシーバは、光レセプタクルと、ケージの係止穴へラッチするフックを備えたアクチュエータと、レセプタクルの前で回転するように装着されたベールと、リリースボタンとを含む。 - 特許庁 - The DFF 28 latches the output of the adder 26 in accordance with rising and falling of an enable signal EN from the comparator circuit 24 and the reference clock CLK_ref.
ＤＦＦ２８は、比較回路２４からのイネーブル信号ＥＮと基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに従い、加算器２６の出力をラッチする。 - 特許庁 - In the redundancy repair latches, normally writing is once performed when power is on in order to register wrong latch data, though writing is not performed again usually.
冗長修復ラッチは、通常、誤ったラッチデータを登録するために、電源投入時にいったん書き込みが行なわれ、通常、再度書き込みが行なわれることはない。 - 特許庁 - In the double edge trigger type flip-flop circuit 200, a first latch circuit 10 latches input data with one of a leading edge and a trailing edge of the clock signal.
ダブルエッジトリガ型フリップフロップ回路２００において、第１ラッチ回路１０は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする。 - 特許庁 - The latch circuit is forcedly unbalanced by activating only one side of inversion circuits, and latches a value in accordance with an input signal selected by a selection signal.
ラッチ回路は、一方の反転回路のみが活性化されることで強制的にアンバランスにされ、選択信号により選択された入力信号に応じる値をラッチする。 - 特許庁 - After the input signal reaches the 'steady-state', a comparator 310 compares the input signal with a reference voltage and a discrimination register 320 latches an output of the comparator 310.
入力信号が「定常状態」に達した後、比較器（３１０）が入力信号を基準電圧と比較し、判定レジスタ（３２０）が比較器出力をラッチする。 - 特許庁 - A flip-flop circuit (12) of the next stage latches the sense output signals asynchronously with the sensing operation of the latch type sense amplifier and generates latch output signals (Qx, Qx_-B).
次段のフリップフロップ回路（１２）は、ラッチ型センスアンプのセンス動作と非同期でセンス出力信号をラッチしてラッチ出力信号（Ｑｘ，Ｑｘ＿Ｂ）を生成する。 - 特許庁 - A latch circuit 81 latches values counted by a counter 70 as the digital pixel signals with predetermined bits until a voltage level of the ramp signal reaches that of the pixel signal.
ラッチ回路８１は、ランプ信号の電圧レベルが画素信号の電圧レベルに到達するまでのカウンタ７０によるカウント値を所定ビットのデジタルの画素信号としてラッチする。 - 特許庁 - A latch circuit (14) latches the intermediate clock signal selected by the first phase selector (12) with the clock signal selected by the second phase selector (13).
ラッチ回路（１４）は、第１の位相セレクタ（１２）によって選択された中間クロック信号を、第２の位相セレクタ（１３）によって選択されたクロック信号でラッチする。 - 特許庁 - The slider 8 is moved, protruding parts 5b, 5b of the latches are moved into recessed parts 8b, 8b, respectively, to release engagement, and the handle 3 is protruded by a spring 4 to unlock the door.
スライダ８を移動して窪み８ｂ、８ｂにラッチの突出部５ｂ、５ｂを移動して係合を解錠し、スプリング４によりハンドル３を突出させ、解錠可能にする。 - 特許庁 - The circuit is provided with a first latch circuit 16a which latches clock signals CV1 among two clock signals having normal and reversed phases, where clock skewness exists, by clock signals CH2 and outputs the latched signals to a shift register 10 and a second latch circuit 16b which latches the other clock signals CV2 by the clock signals CH2 and outputs the signals to the register 10.
クロックスキューが存在する正相・逆相の２つのクロック信号のうちの一方のクロック信号ＣＶ１を、クロック信号ＣＨ２によりラッチしてシフトレジスタ１０に出力する第１ラッチ回路１６ａと、他方のクロック信号ＣＶ２を、クロック信号ＣＨ２によりラッチしてシフトレジスタ１０に出力する第２ラッチ回路１６ｂとを備えている。 - 特許庁 - The display driver 200 includes a shift register for shifting the shift start signal based on a given shift clock and outputting the shifted output, and data latches having a plurality of FF each of which holds the gradation data based on the shifted output of the shift register, and outputs the data signals corresponding to the gradation data held by the data latches to the data lines.
表示ドライバ２００は、所与のシフトクロックに基づいてシフトスタート信号をシフトしてシフト出力を出力するシフトレジスタと、各ＦＦがシフトレジスタのシフト出力に基づいて階調データを保持する複数のＦＦを有するデータラッチとを含み、データラッチに保持された階調データに対応したデータ信号をデータ線に出力する。 - 特許庁 - The data transfer device 13 latches a signal latched by the first SR-FF circuit 31 continuously twice in the timing of the reception clock ckr to generate a reception permission signal rro, and latches a signal latched by a third SR-FF circuit 33 continuously twice in the timing of the transmission clock ckw to generate a transmission permission signal rwo.
データ転送装置１３では、第１のＳＲ−ＦＦ回路３１でラッチされた信号を連続して２回受信クロックｃｋｒのタイミングでラッチし、受信許可信号ｒｒｏを生成し、第３のＳＲ−ＦＦ回路３３でラッチされた信号を連続して２回送信クロックｃｋｗのタイミングでラッチし、送信許可信号ｒｗｏを生成する。 - 特許庁 - Inasmuch as a runner 18 that is separate from the knitting thread guide 1 is used for holding open the latches, the position of the runner 18 can be optimally adjusted independent of the position of the knitting thread guide.
編み糸ガイド１と分離されたランナ１８がべらを開位置に保持するために使われるので、前記ランナ１８の位置は編み糸ガイドの位置から独立して、最適に調整されうる。 - 特許庁 - The 1st and 2nd latches 18 and 24 are loosely engaged with each other and can not be disengaged permanently and hold the connector housings 12 and 14 in the parallel arrangement relation while floating them.
第１及び第２ラッチ１８、２４は、緩く係合されて永久的に且つ解除不能に成形され、コネクタハウジング１２、１４を並置関係でしかもそれらの間を浮動させて保持する。 - 特許庁 - The slider 8 is moved, protruding parts 5b, 5b of the latches 5, 5 are moved into recessed parts 8b, 8b to release engagement, and the handle 3 is protruded by a spring 4 to unlock the door.
スライダ８を移動して窪み８ｂ、８ｂにラッチ５、５の突出部５ｂ、５ｂを移動して係合を解錠し、スプリング４によりハンドル３を突出させ、解錠可能にする。 - 特許庁 - A system includes catches projecting out of the inner surface and the upper part of the first inner panel to an inside and latches projecting out of the inner surface and the upper part of the second inner panel to an inside.
システムは、第１の内部パネルの内面および上部から内部に突出する留め具と、第２の内部パネルの内面および上部から内部に突出するラッチとをさらに含む。 - 特許庁 - A transfer gate 4 of the master latch 1 and transfer gates 5-1 to 5-3 of slave latches 2-1 to 2-3 control passage of data, in accordance with outputs of the clock adjusting circuit 7 and inverter 6.
マスタラッチ１のトランスファーゲート４およびスレーブラッチ２−１〜２−３のトランスファーゲート５−１〜５−３は、クロック調整回路７およびインバータ６の出力により、データの通過を制御する。 - 特許庁 - A valid number count section 16 counts the number of consecutive voice levels VOI, a level latch section 17 latches the voice level VOI and a signal level calculating section 18 accumulates the voice levels VOI.
音声レベルＶＯＩの連続回数は有効回数計数部１６でカウントされ、音声レベルＶＯＩはレベル保持部１７に保持され、信号レベル計算部１８で累積加算される。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
