「LATCHES」を含む例文一覧(640)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 12 13 次へ＞- The logic unit receives data signals from the alignment latches and determines if the proper pattern of data values is stored in the alignment latches.
論理ユニットは、配列ラッチからデータ信号を受信するとともに、データ値の正確なパターンが配列ラッチ内に保存されているかどうかを判定する。 - 特許庁 - The attached latches 50, 51 are connected to configure one shift register together with the corresponding latches 41, 42 in the 3-phase phase comparator 40.
付加されたラッチ５０，５１は、各々３相位相比較器４０の中の対応ラッチ４１，４２とともに１つのシフトレジスタを構成するように接続される。 - 特許庁 - An overwrite information register 4 latches a discrimination result of the overwrite decision section 3.
上書き情報レジスタ４は、上書き判定部３の判定結果を保持する。 - 特許庁 - To provide an electromagnetically actuated optical relay which latches by liquid surface tension.
液体表面張力によりラッチする電磁駆動光リレーを提供すること。 - 特許庁 - Latches 121-12n of n-stage are connected in series with an input terminal 11.
入力端子１１に対して、ｎ段のラッチ１２_1 〜１２_n が直列接続される。 - 特許庁 - When the secondary side transistor 25b is turned on, a latch circuit 102 latches a data.
ラッチ回路１０２は、２次側トランジスタ２５ｂがＯＮになるとデータをラッチする。 - 特許庁 - A state change permission circuit 16 latches a determination result of the zero comparison circuit.
状態変更許可回路１６はゼロ比較回路の判定結果をラッチする。 - 特許庁 - The plurality of processor reset sources couple to a corresponding plurality of RS latches.
複数のプロセッサ・リセット・ソースは、対応する複数のＲＳラッチに結合される。 - 特許庁 - One of the latches is a clock data latch and the other is a clock enable data latch.
ラッチの一方はクロックデータラッチであり、もう一方はクロックイネーブルデータラッチである。 - 特許庁 - A latch circuit 120 latches the output of the selector 110 synchronously with CLK1.
ラッチ回路１２０は、ＣＬＫ１に同期してセレクタ１１０の出力をラッチする。 - 特許庁 - The plurality of latches are divided into at least two groups, and the plurality of latches included in each of those groups are respectively provided for each flip flop for control.
複数のラッチは、少なくとも２つのグループに分割され、各々のグループに含まれる複数のラッチに対して制御用フリップフロップが１つずつ設けられている。 - 特許庁 - A 1st latch part 42 fetches and latches a video signal in specified timing.
第１ラッチ部４２は、指定されたタイミングにおいて映像信号を取込んでラッチする。 - 特許庁 - The data output circuit includes many latches and a buffering latch unit.
本発明のデータ出力回路は多数のラッチ及びバッファリングラッチ手段を具備する。 - 特許庁 - A click latches the lid at the close position and unlatches the lid by receiving a predetermined operation.
爪は蓋を閉じ位置に係止させかつ所定の操作を受けて係止を解除する。 - 特許庁 - A dada changeover part 16 selects the output signal of either of the two latches 14, 15.
データ切換部１６は、二つのラッチ１４，１５のいずれかの出力信号を選択する。 - 特許庁 - This piezoelectricaly actuated relay 100 which switches and latches by means of a liquid metal 170 is disclosed.
本発明は液体金属(170)によりスイッチ及びラッチする圧電駆動式リレー(100)を開示する。 - 特許庁 - The latches 5 and 5 are energized by a spring with an energizing force larger than that of the spring 4.
また、ラッチ５、５（図２参照）をスプリング４の付勢力よりも大きくバネ付勢する。 - 特許庁 - To provide a scan flip flop which never mis-latches in both scan and capture modes.
スキャンモードとキャプチャモードとの双方でミスラッチを生じないスキャンフリップフロップを提供する。 - 特許庁 - Moreover, this computer system is provided with a set of latches which are respectively equipped with inputs and outputs.
更に、各々が入力と出力とを具備している１組のラッチが設けられている。 - 特許庁 - Lateral edges of the tile are provided with latches which fit into loops with an interference.
タイルの側端部には、干渉によってループに適合するラッチが提供されている。 - 特許庁 - A latch LCH latches a count value ICx of the counter CTR according to the SET1.
ラッチＬＣＨは、ＳＥＴ１によりカウンタＣＴＲのカウント値ＩＣｘをラッチする。 - 特許庁 - The gradation value latch circuit 54 includes 1st to (M)th gradation value latches GLAT_1 to GLATM.
階調値ラッチ回路５４は、第１〜第Ｍの階調値ラッチＧＬＡＴ_1〜ＧＬＡＴ_Mを含む。 - 特許庁 - A latch circuit 22 latches the comparison signal SIG12 outputted from the comparator 20.
ラッチ回路２２は、コンパレータ２０から出力される比較信号ＳＩＧ１２をラッチする。 - 特許庁 - The latch circuit inputs and latches a count value of a counter when the latch signal is input.
ラッチ回路は、ラッチ信号が入力されるとカウンタのカウント値を入力してラッチする。 - 特許庁 - A latch latches the needle holder to the spring retainer thereby maintaining the spring in compression.
ラッチは針保持器をバネ保持具にラッチし、それによってバネを圧縮状態に維持する。 - 特許庁 - The sampling signal is alternatively held in two latches 14, 15 as data DL, DR.
サンプリング信号は、データＤＬ，ＤＲとして、二つのラッチ１４，１５に交互に保持される。 - 特許庁 - To provide a programming method in a memory cell utilizing three latches, and a semiconductor memory device.
３個のラッチを利用するメモリセル・プログラミング方法及び半導体メモリ装置を提供する。 - 特許庁 - A latch circuit 14 latches read out data synchronizing with an output latch signal /SO.
ラッチ回路１４は、読み出されたデータを出力ラッチ信号／ＳＯに同期してラッチする。 - 特許庁 - A capture register 5 latches a timer value by a signal S14 from an edge detecting circuit 3.
エッジ検出回路３からの信号Ｓ１４でタイマ値をキャプチャレジスタ５がラッチする。 - 特許庁 - The flip-flop circuit 120 latches the serial data output by the conversion circuit 110.
フリップフロップ回路１２０は、変換回路１１０によって出力されたシリアルデータをラッチする。 - 特許庁 - A 1st latch 56 latches the data value of the data signal 54 based on the transition of the clock signal 12.
第1のラッチ(56)が、クロック信号(12)の遷移に基づきデータ信号(54)のデータ値をラッチする。 - 特許庁 - A latch circuit 116 latches the count value DATA at the operation timing of a start switch 19.
ラッチ回路１１６は、カウント値ＤＡＴＡをスタートスイッチ１９の操作タイミングでラッチする。 - 特許庁 - Each module has at least one modular jack 26 retention latches 46, 48.
モジュールの各々は、少なくとも１つのモジュラージャック２６保持ラッチ４６，４８を有している。 - 特許庁 - A latch circuit 40 latches a comparison signal Vcmp outputted from the comparing section 30.
ラッチ回路４０は、比較部３０から出力される比較信号Ｖｃｍｐをラッチする。 - 特許庁 - In this detection circuit and the method, whether the SER phenomenon occurs in these latches is monitored, when occurring, reloading the recovery data is performed to the redundancy repair latches.
この検出回路および方法では、これらラッチにＳＥＲ事象が発生していないか監視し、発生している場合は、冗長修復ラッチに修復データのリロードをおこなう。 - 特許庁 - The logic design of logic elements and latches is prepared and the logic elements and the latches are positioned within the integrated circuit according to the logic design in order to create a physical design.
論理素子およびラッチの論理設計を準備し、次いで、この論理設計に基づいてこれらの論理素子およびラッチを集積回路内に配置することによって物理設計を作成する。 - 特許庁 - A first FF 32 latches data DQ based on the first strobe signal DQSd, and a second FF 33 latches the data DQ based on the second strobe signal Ddx.
第１ＦＦ３２は、第１のストローブ信号ＤＱＳｄに基づいてデータＤＱをラッチし、第２ＦＦ３３は、第２のストローブ信号Ｄｄｘに基づいてデータＤＱをラッチする。 - 特許庁 - A semiconductor storage is provided with latches 146 and 148 for temporarily retaining data being outputted to the outside and latches 154 and 156 for temporarily retaining data inputted from the outside in an input/ output circuit part.
入出力回路部に外部へ出力するデータを一時保持するラッチ１４６、１４８と、外部から入力されたデータを一時保持するラッチ１５４、１５６を備える。 - 特許庁 - A plurality of internal storage elements existing in the logic block are represented by one or a plurality of internal latches, and with respect to delay values between the terminals and the internal latches and between the internal latches and the terminals, the largest delay value is selected among a plurality of delay values to represent the delay values.
また、論理ブロック内にある複数の内部記憶素子は、１又は複数のインターナルラッチによって代表させ、端子とインターナルラッチ及びインターナルラッチと端子間のディレイ値も複数あるディレイ値の中から最大のものを選択し、これによってディレイ値の代表値とする。 - 特許庁 - A register 13 latches the local spread code generated from the local spread code generating circuit 14.
レジスタ１３はローカル拡散符号発生回路１４が発生するローカル拡散符号を保持する。 - 特許庁 - The latch device is connected to the 2nd pre-charged node and latches the value in the evaluation state.
ラッチ装置は、第2のプリチャージされたノードに接続され、評価状態におけるこの値をラッチする。 - 特許庁 - An FF 60 follows an inverse value of an output of the selection circuit 50 and latches the data signal 62.
ＦＦ６０は、選択回路５０の出力の反転値に従い、データ信号６２をラッチする。 - 特許庁 - The head portions 2a and 3a of the latches 2 and 3 are exposed from a cut 8 made in a surface cloth 6.
表生地６に刻設した切り目８から係止具２，３の頭部２ａ，３ａを露出する。 - 特許庁 - The many latches include a first-stage latch unit and a second-stage latch unit to latch outputted data.
多数のラッチは前段部ラッチ等と後段部ラッチとを含み、出力されるデータを貯蔵する。 - 特許庁 - The switch latches by means of the surface tension and the liquid metal drop (194) wetting to the contact pads (192).
スイッチは、表面張力及び接触パッド(192)を濡らす液体金属(194)によってラッチする。 - 特許庁 - Then, the random number determining register 77 latches the output of a 16 bit counter 76 at that time.
すると、乱数確定レジスタ７７は、そのときの１６ビットカウンタ７６の出力をラッチする。 - 特許庁 - A flip-flop (FF) 54 follows an output of the selection circuit 50 and latches a data signal 62.
フリップフロップ（ＦＦ）５４は、選択回路５０の出力に従い、データ信号６２をラッチする。 - 特許庁 - A data latching part 20 latches digital data DD inputted from an external data input terminal 3.
データラッチ部２０は、外部データ入力端子３から入力されるデジタルデータＤＤをラッチする。 - 特許庁 - A latch circuit 10 latches the logic level of the data bus 2 at the timing prescribed by a clock CLK.
ラッチ回路１０は、データバス２の論理レベルをクロックＣＬＫで規定されるタイミングでラッチする。 - 特許庁 - A latch circuit 2 latches the output of the comparator CP at the rise of the clock signal CLK.
ラッチ回路２はクロック信号ＣＬＫの立ち上がりでコンパレータＣＰの出力をラッチする。 - 特許庁
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