「LATCHES」を含む例文一覧(640)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 12 13 次へ＞- The latch circuit 14 is synchronized with the reference clock signal CLK and latches the first to the Nth selection data to the first to the Nth latch cells LA_1 to LA_48.
ラッチ回路１４は、基準クロック信号ＣＬＫに同期して第１乃至第Ｎの選択データを第１乃至第ＮのラッチセルＬＡ_１〜ＬＡ_４８にラッチする。 - 特許庁 - This swapper includes pairs 106 and 107, and 108 and 109 of series-connection latches and tri-state circuits which are each connected in parallel to each data direction.
このスワッパは、各データ方向に１つずつで並列に接続された、直列接続ラッチとトライステート回路の対１０６、１０７；１０８、１０９を含む。 - 特許庁 - Furthermore, a delay circuit 23 latches an output of the adder circuit 18 when the adder circuit 18 outputs the result of multiplication and addition by using each multiple.
また、遅延回路２３は、各乗数を用いて乗算及び加算された演算結果を加算回路１８から出力する際にその出力をラッチする。 - 特許庁 - Latches 54, 56 are provided between the frame connector 24 and the component frame 12 for holding the connector 24 engaged with the component frame 12.
フレームコネクタ２４と部品フレーム１２との間にはフレームコネクタ２４を部品フレーム１２と相互係合状態に保持するためにラッチ５４、５６が設けられる。 - 特許庁 - To provide a scan test circuit capable of improving the failure detection ratio of a circuit including a plurality of latches, without causing the scale of this circuit to increase.
回路規模の増大を招くことなく、複数のラッチを含む回路の故障検出率を向上させることができるスキャンテスト回路を提供する。 - 特許庁 - In a digital display device, a packet based method of driving selected pixel elements by way of associated data latches included in a column driver is disclosed.
デジタル表示装置において、選択されたピクセル素子を、カラムドライバに含まれる関連のデータラッチによって駆動する、パケットベースの方法が開示される。 - 特許庁 - A latch circuit latches the counts of a counter, engaged in the periodic updating of the counts, as the jackpot random number in response to the starter prize winning signal SSN.
ラッチ回路は、始動入賞信号ＳＳＮに応答して、カウント値を周期的に更新しているカウンタのカウント値を大当り乱数としてラッチする。 - 特許庁 - The transmission buffer circuit is provided with a write end address latch circuit 15 that latches a value of a write end address of a write side address counter 12 and informs a read side address counter 13 about it.
ライト側アドレスカウンタ１２のライト終了アドレスの値を保持し、リード側アドレスカウンタ１３に通知するライト終了アドレス保持回路１５を設けている。 - 特許庁 - When the impact exceeding a certain level, the rod body 48 latches with the thorough hole 49 of the arm 29 and controls the oscillation of the arm 29.
そして、所定以上の衝撃が加わったときには、その棒体４８をアーム２９の挿通孔４９に係合させ、アーム２９の揺動を規制する。 - 特許庁 - The (k+1)th to (M)th gradation value latches GLAT_k+1 to GLATM take in gradation values on a right-side gradation value signal bus according to the shift output signal.
第（ｋ＋１）〜第Ｍの階調値ラッチＧＬＡＴ_k+1〜ＧＬＡＴ_Mは、シフト出力信号に基づき右側階調値信号バス上の階調値を取り込む。 - 特許庁 - The jack has offset latch stubs of the first and the second longitudinal directions and latches both of the low-performance and the high- performance plugs at an appropriate depth respectively.
ジャックは、第１および第２の縦方向のオフセットラッチ・スタブを有して、それぞれの適切な深さで低性能および高性能プラグの両方をラッチする。 - 特許庁 - This electric lock for door comprises a case 1, a rotating bush 2, a handle 3, a spring 4, latches 5 and 5, a motor unit 6, and a slider 7.
ケース１と回動ブッシュ２とハンドル３とスプリング４とラッチ５、５（図２参照）とモータユニット６とスライダ７とを備えて扉用電気錠を構成する。 - 特許庁 - Then the data to be processed are inputted to an exclusive register 108, where zero count processing is conducted, and a conventional register 109 latches its output.
そして処理の対象となるデータを専用レジスタ１０８に入力し、ゼロカウント処理を行い、その出力を汎用レジスタ１０９に保持する。 - 特許庁 - And, a latch circuit 50 responds to a latch clock signal obtained by performing frequency division of the reference clock signal and latches respective output signals of the inverters 49.
ラッチ回路５０は、基準クロック信号の分周により得られたラッチクロック信号に応答して、インバータ４９の各々の出力信号をラッチする。 - 特許庁 - Latches 3 for coupling between the other pair of the side walls 2c and 2d are provided on both sides of the top ends of a pair of the side walls 2a and 2b.
一対の側壁２ａ、２ｂの上端両側にはそれぞれ隣接する他の一対の側壁２ｃ、２ｄ間を連結するラッチ３を備える。 - 特許庁 - The data latches 300 include a gradation bus 310 supplied with the gradation data for 1st to 3rd color components corresponding to the order of the data line arrangement.
データラッチ３００は、データ線が並ぶ順序に対応して第１〜第３の色成分用の階調データが供給される階調バス３１０を含む。 - 特許庁 - During a period where a transistor M2 for synchronous rectification must be turned on, a latch circuit 40 latches the comparison signal Vcmp and outputs it as a detection signal Vsens.
ラッチ回路４０は、同期整流用トランジスタＭ２がオンすべき期間において、比較信号Ｖｃｍｐをラッチし、検出信号Ｖｓｅｎｓとして出力する。 - 特許庁 - A digital clamp circuit 20 latches image data DV when a pedestal level is indicated, and converts the data DV into image data DW in response to the level at this time.
ディジタルクランプ部２０では、ペデスタルレベルを示したときの画像データＤＶをラッチして、このときのレベルに応じてデータＤＶを画像データＤＷに変換する。 - 特許庁 - Each of the M-stage state holding parts includes N latches that respectively correspond to input signals from N (N is an integer of two or more) kinds of input terminals.
Ｍ段の状態保持部の各々は、Ｎ種類（Ｎは２以上の整数）の入力端子からの入力信号にそれぞれ対応するＮ個のラッチを備える。 - 特許庁 - A register 1 latches protect-data PA indicating a protect-address being the final address of a right protect-area set in an arbitrary region in a semiconductor memory.
レジスタ１は、半導体メモリ内に任意の領域で設定されるライトプロテクトエリアの最終アドレスであるプロテクトアドレスを示すプロテクトデータＰＡをラッチする。 - 特許庁 - To provide a dynamic latch receiver circuit that latches a burst mode data signal in a way of avoiding a low pass filter effect for global pointer transfer.
大域ポインタ転送の低域通過フィルタ効果を回避するようにしてバースト・モード・データ信号をラッチする、動的ラッチ・レシーバ回路を提供すること。 - 特許庁 - The case 10 of the radio terminal 1 latches a battery 14 so as to hold the battery 14 for supplying power to the radio terminal 1.
無線機端末１の筐体１０は、無線機端末１に電力を供給するバッテリ１４を保持するようにバッテリ１４に対して掛け金を施す。 - 特許庁 - A data latch part 3 latches the data signals, which is converted into the parallel signals by the serial/ parallel conversion part 1, at the timing of latch signals decoded by the address decoding part 2.
データラッチ部３はシリアル／パラレル変換部１でパラレル信号に変換されたデータ信号をアドレスデコード部２でデコードされたラッチ信号のタイミングでラッチする。 - 特許庁 - The latches are positioned to be selectively engaged with the catches and inhibit relative motion between the first inner panel and the second inner panel.
このラッチは、選択的に留め具と連結するように位置付けられて、第１の内部パネルおよび第２の内部パネルの間の相対的な動きを抑える。 - 特許庁 - A trigger control circuit 2 latches an external trigger signal 9 and outputs a start pulse to the counter circuit 1 when receiving a pulse 13 from an integrator 4.
トリガ制御回路２では、外部トリガ信号９をラッチし、積分器４からのパルス１３が入力された時点でカウンタ回路１にスタートパルスを出力する。 - 特許庁 - The integrated circuit chip (60) is provided with the domino logic gate (64), a circuit (66) that selectively latches a logic output signal (OH) of the gate, and enable sources (68, 70) for the gate.
集積回路チップ(60)は、ドミノ論理ゲート(64)、前記ゲートの論理出力信号(OH)を選択的にラッチする回路(66)、及び、前記ゲート用のイネーブルソース(68,70)を備える。 - 特許庁 - The semiconductor device latches an address signal ADD based on the latch signal US1 and generates an internal test signal TEST based on the latched address signal ADD.
ラッチ信号ＵＳ１に基づいてアドレス信号ＡＤＤをラッチし、ラッチされたアドレス信号ＡＤＤに基づいて内部テスト信号ＴＥＳＴを発生させる。 - 特許庁 - When the result of the comparison by the comparison circuit 23 does not indicate matching, an address latch circuit 25 latches the address of the memory cell array 15 as an address for capacity fuse.
アドレスラッチ回路２５は、比較回路２３における比較の結果、一致しない場合にメモリセルアレイ１５のアドレスを容量ヒューズ用アドレスとしてラッチする。 - 特許庁 - A latch circuit LO latches an internal signal generated by a signal processing circuit CIR, based upon the clock signal inputted via the input ciruit IB.
ラッチ回路ＬＯは、入力回路ＩＢを介して入力されたクロック信号に基づき、信号処理回路ＣＩＲが生成した内部信号をラッチする。 - 特許庁 - A latch circuit 22 latches the count value COUNT of the dimming counter 14 at the timing (SIG 1) set by the first level period detecting unit 28.
ラッチ回路２２は、調光カウンタ１４のカウント値ＣＯＵＮＴを、第１レベル期間検出部２８により設定されたタイミング（ＳＩＧ１）でラッチする。 - 特許庁 - First and second data latches 160 and 170 inputs gradation data of a gradation bus 110 in timing based upon the 1st and 2nd input indication signals.
第１及び第２のデータラッチ１６０、１７０は、第１及び第２の取込指示信号に基づくタイミングで階調バス１１０の階調データを取り込む。 - 特許庁 - The latch function circuit 50 latches a write command, write data and an addresses under the control of the latch control circuit 3 and delays a write cycle being viewed from a memory 2 by one clock component.
ラッチ機能回路５０はラッチ制御回路３の制御のもと、ライトコマンド、ライトデータ、アドレスをラッチし、メモリ２から見えるライトサイクルを１クロック分遅らせる。 - 特許庁 - The filter time setting circuit latches the count signal when the first signal is enabled, and outputs the latched count value as a second signal.
フィルタ時間設定回路は第一の信号がイネーブル状態のときにカウント信号をラッチし、ラッチされたカウント値を第二の信号として出力する。 - 特許庁 - A latch circuit 81 latches values counted by a counter 70 as the pixel signals with predetermined bits until a level of the ramp signal reaches that of the pixel signal.
ラッチ回路８１は、ランプ信号のレベルが画素信号のレベルに到達するまでのカウンタ７０によるカウント値を所定ビットのデジタル画素信号としてラッチする。 - 特許庁 - This multi-strobe circuit 10 latches a signal S2 to be tested, being an evaluation object at each edge timing of a multi-strobe signal MSTRB' having a plurality of edges.
マルチストローブ回路１０は、複数のエッジを有するマルチストローブ信号ＭＳＴＲＢ’のそれぞれエッジのタイミングで、評価対象の被試験信号Ｓ２をラッチする。 - 特許庁 - The clock signal input terminals 14-21 are decided by the scale of the hierarchies 11-13 and the number of flip-flops and latches, etc., inside the hierarchies 11-13.
クロック信号入力端子１４〜２１は、階層１１〜１３の規模や階層１１〜１３の内部のフリップフロップおよびラッチなどの数により決定される。 - 特許庁 - The multiplier section 1 multiplies 4 multiple factors with received data, and each data latch section latches the 4 multiplication results as one set.
入力データに対して乗算部１によって４つの乗数が乗算され、この４つの乗算結果が１組となって各データ保持部に保持される。 - 特許庁 - A scaffold pipe and a scaffold ledger plate of a temporary scaffold are fitted and fixed to the scaffold pipe by means of latches that are provided at both the longitudinal ends of the scaffold ledger plate.
仮設足場における足場単管と足場布板は、足場布板長手方向両端に設けられた掛金により足場単管と嵌合固定される。 - 特許庁 - The 2nd logic circuit 25 is composed of a DFF 251 which latches the input data with the output of the fixed delay circuit 24 and outputs them, a DFF 252 which latches the latch data of the DFF 251 with the output from the fixed delay circuit 23 and inverts and outputs them, and an AND circuit 253 which performs AND operation between both the outputs.
第２の論理回路２５は、固定遅延回路２４からの出力で入力データをラッチして出力するＤＦＦ２５１と、固定遅延回路２３からの出力でＤＦＦ２５１のラッチデータをラッチして反転出力するＤＦＦ２５２と、その両出力の論理積演算を行うアンド回路２５３とからなる。 - 特許庁 - Last time an input address AD is stored in a register 211, an address queue control circuit 19A latches an offset of the input address AD to a register 241 if a coincidence signal EQ1 is active, and latches the input address AD to a register 212 via a selector 262 if the coincidence signal EQ1 is inactive.
入力アドレスＡＤが前回、レジスタ２１１に格納された場合、アドレスキュー制御回路１９Ａは、一致信号ＥＱ１が活性であれば入力アドレスＡＤのオフセットをレジスタ２４１にラッチさせ、一致信号ＥＱ１が不活性であればセレクタ２６２を介し入力アドレスＡＤをレジスタ２１２にラッチさせる。 - 特許庁 - With regard to three pairs of flexible latches 52 for three male connectors 51 secured to the electric circuit board 15, two flexible latches 52 arranged between adjoining male connectors 51 are arranged alternately in the plate thickness direction of the electric circuit board 15 in order to avoid interference due to mutual bending action.
電気回路基板１５に固定された３つの雌型コネクタ５１用の３対の可撓係止片５２に関しては、隣り合う雌型コネクタ５１の間に配置された２つの可撓係止片５２が、互いの撓み動作による干渉を避けるために電気回路基板１５の板厚方向に互い違いに配置されている。 - 特許庁 - When the reset instruction signal ZIN<B>="L" is inputted to an entry/reset state latching circuit 40, the circuit 40 latches a reset setting state and outputs the output signal OUT="L" and when the entry reset signal ZIN<A>="L" is inputted to the circuit, the circuit latches the an entry setting state and outputs the output signal OUT="H".
エントリ／リセット状態ラッチ回路４０は、リセット指示信号ＺＩＮ＜Ｂ＞＝「Ｌ」が入力されると、リセット設定状態をラッチし出力信号ＯＵＴ＝「Ｌ」を出力し、エントリ指示信号ＺＩＮ＜Ａ＞＝「Ｌ」が入力されると、エントリ設定状態をラッチし出力信号ＯＵＴ＝「Ｈ」を出力する。 - 特許庁 - A CDR circuit 310 includes: a frequency divider 320 that includes delay elements 312-1 to 312-4 and extracts a clock when triggered by a data input with periodic signal transitions inserted; and latches 315-1 to 315-8 that latches the input data signal in synchronism with the clock extracted by the frequency divider.
ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 - 特許庁 - An address read control part 114 reads and latches the address first stored in the buffer 111 for address storage and that address is outputted to the address coincidence detecting part 115.
番地読み出し制御部１１４は、番地格納用バッファ１１１に最先に格納されている番地を読み出しラッチすると共に番地一致検出部１１５に出力する。 - 特許庁 - The latches 3 are attached to both ends of set-up members 2 mounted on both upper and lower ends of a separation net in such a manner as to extend to the cross direction.
セパレーションネット１の上下両端部にそれぞれ幅方向に延在するように装着した張設部材２の両端部に、掛止め具３をそれぞれ取付ける。 - 特許庁 - A door reinforcement 76 is arranged on a door lower side part and a door rear side part of a front side door 26, and latches 124, 126 are mounted on the inner side of the vehicle width of the door reinforcement 76.
フロントサイドドア２６のドア下側部及びドア後側部にドアリインホース７６を配設し、このドアリインホース７６の車幅内側にラッチ１２４、１２６を取り付ける。 - 特許庁 - When the count value reaches the abnormal detection threshold, this device latches the counter 2 to continue the output of the reset signal to the CPU 20a and stop the operation of the CPU 20.
また、カウント値が前記異常検出閾値に達した場合、カウンタ２をラッチして、ＣＰＵ２０に対するリセット信号の出力を継続させ、ＣＰＵ２０の動作を停止させる。 - 特許庁 - The tray 100 comprises mounts 30 formed integrally and many latches 50 wherein a part of each latch 50 has a role to secure each component on each mount 30.
一体形成されたマウント３０と多数のラッチ５０を有するトレイ１００であり、各ラッチ５０の一部分は各部品を各々のマウント３０に保持する役割を持つ。 - 特許庁 - A signal LOAD is generated after starting the recording, the values latched in counters 104, 105 from the latches 102, 103 are loaded and immediately thereafter down-counting is started.
記録が開始されてＬＯＡＤ信号が発生されると、ラッチ１０２，１０３からカウンタ１０４，１０５にラッチされた値がロードされ、直ちにカウントダウンが開始される。 - 特許庁 - This rotor wheel with the blade includes a receiving channel for receiving a blade root part and is provided with the latches arranged on both sides of a cut-out part for inserting the blade root part.
ブレード付きロータホイールは、ブレード根元部を受けるための受容溝を含み、前記ブレード根元部を挿入するための切欠き部の両側に設置されるラッチが設けられる。 - 特許庁
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