「MOS」を含む例文一覧(5604)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 112 113 次へ＞- MOS SEMICONDUCTOR MEMORY DEVICE
ＭＯＳ型半導体メモリ装置 - 特許庁 - MOS-FET AMPLIFIER CIRCUIT
ＭＯＳ−ＦＥＴ増幅回路 - 特許庁 - TRISTATE MOS OUTPUT CIRCUIT
トライステートＭＯＳ出力回路 - 特許庁 - MOS SOLID-STATE IMAGE SENSING DEVICE
ＭＯＳ型固体撮像装置 - 特許庁 - A similar mesh dividing method is also used for a MOS interface 8.
MOS界面に対しても、同様のメッシュ分割方法を用いる。 - 特許庁 - The sources of the amplification MOS M311, M312, M313 are connected to a vertical signal line V1.
増幅MOS M311,M312,M313のソースは、垂直信号線V1に接続される。 - 特許庁 - MOS LINEAR TRANSCONDUCTANCE AMPLIFIER
ＭＯＳ線形トランスコンダクタンスアンプ - 特許庁 - SEMICONDUCTOR MOS INTEGRATED CIRCUIT
半導体ＭＯＳ集積回路 - 特許庁 - MOS TYPE SOLID STATE IMAGING DEVICE
ＭＯＳ型固体撮像装置 - 特許庁 - MANUFACTURE OF MOS TRANSISTOR
ＭＯＳトランジスタの製造方法 - 特許庁 - MANUFACTURING METHOD OF MOS TRANSISTOR
ＭＯＳトランジスタの製造方法 - 特許庁 - COMPLEMENTARY MOS SEMICONDUCTOR DEVICE
相補型ＭＯＳ半導体装置 - 特許庁 - MOS TYPE SOLID-STATE IMAGE PICKUP DEVICE
ＭＯＳ型固体撮像装置 - 特許庁 - TRENCH MOS SEMICONDUCTOR DEVICE
トレンチ型ＭＯＳ半導体装置 - 特許庁 - In the amplifier circuit 10, the ground, a MOS transistor NN10, a MOS transistor NN11, a resistance load RA10 and a power supply voltage VDD are serially connected in the order, the bias circuit 12 supplies a bias voltage VR1 to the gate of the MOS transistor NN10 and supplies a second bias voltage VR2 to the gate of the MOS transistor NN11.
増幅回路10では、接地と、MOSトランジスタNN10と、MOSトランジスタNN11と、抵抗性負荷RA10と、電源電圧VDDがこの順に直列接続され、バイアス回路12はMOSトランジスタNN10のゲートにバイアス電圧VR1が供給し、MOSトランジスタNN11のゲートに第２のバイアス電圧VR2が供給する。 - 特許庁 - To prevent the gate control signal from fluctuating while the drive MOS transistor 3 cuts off, a switch 5 is added to a gate of the drive MOS transistor 3, and a switch 5 is turned on at a timing when the drive MOS transistor 3 is off.
更に、駆動MOSトランジスタ３の遮断時にゲート制御信号が変動しないように、駆動MOSトランジスタ３のゲートにスイッチ５を追加し、駆動MOSトランジスタ３がオフするタイミングで、スイッチ５をオンさせる。 - 特許庁 - Leakage current of a MOS transistor in a memory cell is reduced by controlling the potential of a source line ssl of a driving MOS transistor in an SRAM memory cell MC.
SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁 - The potential of a source line ssl of a driving MOS transistor in an SRAM memory cell MC is controlled so as to reduce the leakage current of MOS transistors in a memory cell.
SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁 - MANUFACTURE OF MOS SEMICONDUCTOR
ＭＯＳ半導体の製造方法 - 特許庁 - The leak current of a MOS transistor in a memory cell is reduced by controlling the potential of a source line ssl of a driving MOS transistor within a SRAM memory cell MC.
SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁 - The MOS transistor M21 consists of an ordinary P-type MOS transistor, and the MOS transistor M24 consists of an ordinary N-type MOS transistor.
ＭＯＳトランジスタＭ２１は通常のＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＭ２４は通常のＮ型ＭＯＳトランジスタからなる。 - 特許庁 - HIGH BREAKDOWN VOLTAGE MOS TRANSISTOR DEVICE
高耐圧ＭＯＳトランジスタ装置 - 特許庁 - SPIN MOS FIELD-EFFECT TRANSISTOR
スピンＭＯＳ電界効果トランジスタ - 特許庁 - MOTOR DRIVE DEVICE WITH MOS FET, MOS FET AND MOTOR WITH MOS FET
ＭＯＳ型ＦＥＴを備えたモータ駆動装置、ＭＯＳ型ＦＥＴ、及びＭＯＳ型ＦＥＴを備えたモータ - 特許庁 - MOS TRANSISTOR MANUFACTURE METHOD
ＭＯＳ型トランジスタの製造方法 - 特許庁 - MANUFACTURE OF MOS TRANSISTOR
ＭＯＳ型トランジスタの製造方法 - 特許庁 - HIGH BREAKDOWN VOLTAGE VERTICAL MOS TRANSISTOR
高耐圧縦型ＭＯＳトランジスタ - 特許庁 - The sources of the load MOS M51 to M53 are connected to a common GND line 4 and the gates are connected to the gate of an input MOS M50 and also to a voltage input terminal 5.
負荷MOS M51〜M53のソースは共通のGNDライン４に、ゲートは入力MOS M50のゲートに接続されると共に電圧入力端子５に接続される。 - 特許庁 - VERTICAL MOS FIELD-EFFECT TRANSISTOR
縦型ＭＯＳ電界効果トランジスタ - 特許庁 - Moreover, the source of the MOS transistor MN21 is connected to a power source line SAN (grounding line).
また、MOSトランジスタMN21のソースが電源線SAN(接地線)と接続されている。 - 特許庁 - To nearly equally perform overetching to a p-type MOS region and an n-type MOS region when gate electrodes are formed in a semiconductor device having a p-type MOS (p-channel MOS transistor) and an n-type MOS (n-channel MOS transistor).
ｐＭＯＳ（ｐチャネルＭＯＳトランジスタ）とｎＭＯＳ（ｎチャネルＭＯＳトランジスタ）とを有する半導体装置で、ゲート電極形成時に、ｐＭＯＳ領域とｎＭＯＳ領域にほぼ同等のオーバーエッチングを施す。 - 特許庁 - STACKED MOS TRANSISTOR PROTECTIVE CIRCUIT
スタック型ＭＯＳトランジスタ保護回路 - 特許庁 - SIMULATION METHOD FOR MOS TRANSISTOR
ＭＯＳトランジスタのシミュレーション方法 - 特許庁 - MOS TRANSISTOR AND ITS MANUFACTURING METHOD
モストランジスタ及びその製造方法 - 特許庁 - The servo circuit is formed from three MOS transistors 50, 52 and 54.
サーボ回路は、３つのMOSトランジスタ50、52および54によって形成されている。 - 特許庁 - MANUFACTURE OF MOS-TYPE TRANSISTOR
ＭＯＳ型トランジスタの製造方法 - 特許庁 - To provide a light emitting element of MOS structure capable of continuous oscillation action.
連続発振動作が可能なMOS構造の発光素子を提供する。 - 特許庁 - CONTROLLER OF POWER MOS TRANSISTOR
パワーＭＯＳトランジスタの制御装置 - 特許庁 - The MOS transistors M1-M3 consist of ordinary P-type MOS transistors, and the MOS transistor M4 consists of an ordinary N-type MOS transistor.
ＭＯＳトランジスタＭ１〜Ｍ３は通常のＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＭ４は通常のＮ型ＭＯＳトランジスタからなる。 - 特許庁 - METHOD FOR MANUFACTURING MOS TYPE CAPACITOR
ＭＯＳ型キャパシタの製造方法 - 特許庁 - MOS TYPE SEMICONDUCTOR INTEGRATED CIRCUIT
ＭＯＳ型半導体集積回路 - 特許庁 - The P-type MOS 22 and the N-type MOS 32 constitute a circuit A, and the P-type MOS 42 and the N-type MOS 52 constitute a circuit B.
Ｐ型ＭＯＳ２２及びＮ型ＭＯＳ３２は、回路Ａを構成し、Ｐ型ＭＯＳ４２及びＮ型ＭＯＳ５２は回路Ｂを構成する。 - 特許庁 - To provide a metal oxide semiconductor (MOS) transistor and a forming method thereof.
金属酸化物半導体（MOS）トランジスタとその形成方法を提供する。 - 特許庁 - The first circuit includes a first type first MOS transistor, a second type first MOS transistor, and a first bipolar junction transistor.
第一の回路は、第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含むようにする。 - 特許庁 - MOS TYPE COLOR SOLID-STATE IMAGING DEVICE
ＭＯＳ型カラー固体撮像装置 - 特許庁 - When an input terminal 100 is open, a P type MOS transistor 101 is turned on, an N type MOS transistor 104 is turned off, and an input of the complementary transistor circuit 105 is pulled up.
入力端子100がオープン状態であるときP型MOSトランジスタ101はON、N型MOSトランジスタ104はOFFになり、相補型トランジスタ回路105の入力をプルアップする。 - 特許庁 - To provide a power-on power supply voltage detection circuit that reduces the temperature dependence of a threshold of p-type MOS transistors and variations in the thresholds of the p-type MOS transistors.
ｐ型MOSトランジスタのしきい値の温度依存性及び、ｐ型MOSトランジスタのしきい値のばらつきを低減するパワーオン電源電位検知回路を提供する。 - 特許庁 - In the first region AA, a P-type MOS 22, an N-type MOS 32 and a P-type MOS 42 are formed, and in the second region BB, an N-type MOS 52 is formed.
第１領域ＡＡにはＰ型ＭＯＳ２２、Ｎ型ＭＯＳ３２、Ｐ型ＭＯＳ４２が形成され、第２領域ＢＢにはＮ型ＭＯＳ５２が形成される。 - 特許庁 - MOS TRANSISTOR AND ITS MANUFACTURING METHOD
ＭＯＳトランジスタとその製造方法 - 特許庁 - This step-up switching regulator is arranged so that the ON resistance of a MOS transistor is large at power on, by inserting the MOS transistor between the power source of the step-up SW regulator and a coil.
昇圧型SWレギュレータの電源とコイルの間にMOSトランジスタを挿入し、前記MOSトランジスタのON抵抗を電源投入時に大きくなるようにした。 - 特許庁
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