「MOS」を含む例文一覧(5604)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 112 113 次へ＞- M1, M2 and M3 are MOS transistors forming an initial-stage source follower circuit of the signal output section; and M1 is a driving MOS transistor, M2 is a current source MOS transistor, and M3 is a MOS transistor for resistance.
Ｍ１、Ｍ２、Ｍ３は信号出力部の初段のソースフォロア回路を成すＭＯＳトランジスタで、Ｍ１が駆動ＭＯＳトランジスタ、Ｍ２が電流源ＭＯＳトランジスタ、Ｍ３が抵抗用ＭＯＳトランジスタである。 - 特許庁 - Mos Burger also has a shrimp burger on its menu.
モスバーガーもエビのハンバーガーをメニューに載せている。 - 浜島書店 Catch a Wave - To avoid a contention for trigger voltage between a MOS protection element and a MOS switch element without depending on an interval relation of the MOS switch element and the MOS protection element and without increasing a protection circuit area.
ＭＯＳスイッチ素子とＭＯＳ保護素子との距離関係に依存せず、かつ保護回路面積を増大させることなく、ＭＯＳ保護素子とＭＯＳスイッチ素子のトリガー電圧の競合を回避する。 - 特許庁 - The voltages generated in a voltage generation circuit are supplied to both ends of the MOS transistor and impedances of both the ends of the MOS transistor are varied according to the voltages generated in the voltage generation circuit.
電圧発生回路で発生する電圧が前記MOSトランジスタの両端に供給され、前記電圧発生回路で発生する電圧に応じて前記MOSトランジスタの両端のインピーダンスが可変である。 - 特許庁 - MOS TYPE SEMICONDUCTOR DEVICE FOR PROTECTION AGAINST STATIC ELECTRICITY
静電気保護用のＭＯＳ型半導体装置 - 特許庁 - MOS MULTIPLYING CIRCUIT AND FREQUENCY MIXER CIRCUIT
ＭＯＳ乗算回路および周波数ミキサ回路 - 特許庁 - SOI TYPE MOS ELEMENT AND MANUFACTURING METHOD THEREOF
ＳＯＩ型ＭＯＳ素子およびその製造方法 - 特許庁 - WIDE BANDGAP REVERSE BLOCK MOS TYPE SEMICONDUCTOR DEVICE
ワイドバンドギャップ逆阻止ＭＯＳ型半導体装置 - 特許庁 - MOS OPERATIONAL AMPLIFIER WITH DIFFERENTIAL PAIR PROTECTING FUNCTION
差動対保護機能付きＭＯＳ演算増幅器 - 特許庁 - VARIABLE CAPACITY CIRCUIT USING MOS CAPACITATIVE ELEMENT
ＭＯＳ容量素子を用いた可変容量回路 - 特許庁 - SOI-MOS TRANSISTOR AND ITS MANUFACTURING METHOD
ＳＯＩ−ＭＯＳトランジスタ及びその製造方法 - 特許庁 - MOS TRANSISTOR WITH MESH-TYPE GATE ELECTRODE
メッシュ型のゲート電極を有するＭＯＳトランジスタ - 特許庁 - A DC amplifier is constituted of the MOS transistor.
このＭＯＳトランジスタでＤＣアンプを構成する。 - 特許庁 - MOS TRANSISTOR, INVERTER, RATIO CIRCUIT, AND LATCH CIRCUIT
ＭＯＳトランジスタ、インバータ、レシオ回路及びラッチ回路 - 特許庁 - MOS SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
ＭＯＳ半導体装置およびその製造方法 - 特許庁 - SEMICONDUCTOR DEVICE CONTAINING MOS TRANSISTOR OF HIGH STRAIN
高歪みＭＯＳトランジスタを含む半導体装置 - 特許庁 - MOS LOGIC CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT
ＭＯＳ論理回路および半導体集積回路 - 特許庁 - The voltage-to-current conversion circuit includes a high-voltage manufacturing process N-type MOS field-effect transistor, a low-voltage manufacturing process N-type MOS field-effect transistor, a low-voltage manufacturing process amplifier, and an electric resistance.
電圧電流転換回路は高電圧製造工程N型MOS電界効果トランジスター、低電圧製造工程N型MOS電界効果トランジスター、低電圧製造工程増幅器、電気抵抗を提供する。 - 特許庁 - The second circuit portion (reception side) 2 is provided with an Nch MOS transistor NTa, a Pch MOS transistor PTa, and a Pch MOS transistor PTb.
第２の回路部（受信側）２にはＮｃｈ ＭＯＳトランジスタＮＴａ、Ｐｃｈ ＭＯＳトランジスタＰＴａ、及びＰｃｈ ＭＯＳトランジスタＰＴｂが設けられる。 - 特許庁 - An MOS field effect transistor Q12 is turned on before the MOS field transistor Q2 is turned on after the MOS field effect transistor Q1 is turned off.
ＭＯＳ電界効果トランジスタＱ１がオフしてからＭＯＳ電界効果トランジスタＱ２がオンする前に、ＭＯＳ電界効果トランジスタＱ１２をオンさせる。 - 特許庁 - An inverter part 20 includes switching element pairs 27 (MOS 21, 24), 28 (MOS 22, 25), 29 (MOS 23, 26) and converts power supplied to a motor 10.
インバータ部２０は、スイッチング素子対２７（ＭＯＳ２１、２４）、２８（ＭＯＳ２２、２５）、２９（ＭＯＳ２３、２６）を有し、モータ１０へ供給する電力を変換する。 - 特許庁 - The drive circuit 1 is provided with a Pch MOS transistor PMT1, a Pch MOS transistor PMT2, an Nch MOS transistor NMT1, and a capacitor C_1.
駆動回路１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びコンデンサＣ_１が設けられる。 - 特許庁 - The gate insulation film of the P- channel MOS TRs P1, P2 and of the N-channel MOS TRs N3, N4 is thicker than that of the N-channel MOS TRs N1S-N4S.
ＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ３及びＮ４のゲート絶縁膜はＮＭＯＳトランジスタＮ１Ｓ〜Ｎ４Ｓのそれらよりも厚い。 - 特許庁 - To obtain a display comprising a drive circuit employing a C-MOS in which high integration is realized by reducing the space at the P-MOS part and the N-MOS part.
Ｐ−ＭＯＳ部とＮ−ＭＯＳ部のスペースを小さくして高集積化したＣ−ＭＯＳを駆動回路等に具備する表示装置を実現する。 - 特許庁 - To reduce short channel effect from occurring at a p-channel MOS transistor, even with a short gate length of the MOS transistor, for a complementary MOS transistor.
相補型ＭＯＳトランジスタにおいて、ＭＯＳトランジスタのゲート長を短くしても、ｐチャネルＭＯＳトランジスタに短チャネル効果が発生し難くくする。 - 特許庁 - MOS TYPE SOLID STATE IMAGING DEVICE AND ITS DRIVING METHOD
ＭＯＳ型固体撮像装置とその駆動方法 - 特許庁 - That is, auxiliary MOS transistors M42, M43 are disposed at both ends of the MOS transistor M41.
すなわち、ＭＯＳトランジスタＭ４１の両端に、補助用のＭＯＳトランジスタＭ４２，Ｍ４３が配置されている。 - 特許庁 - Each pair of the Nch MOS transistor NMT1 and the Nch MOS transistors NMTR1 to NMTRm, the Nch MOS transistor MMT2 and the Nch MOS transistors NMTR1 to NMTRm, and the Nch MOS transistor NMTn and the Nch MOS transistors NMTR1 to NMTRm configures a current mirror circuit having different mirror ratios.
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴＲ１乃至ｍ、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２とＮｃｈ ＭＯＳトランジスタＮＭＴＲ１乃至ｍ、Ｎｃｈ ＭＯＳトランジスタＮＭＴｎとＮｃｈ ＭＯＳトランジスタＮＭＴＲ１乃至ｍは、それぞれミラー比の異なるカレントミラー回路を構成する。 - 特許庁 - MOS FIELD-EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME
ＭＯＳ電界効果トランジスタとその製造方法 - 特許庁 - LATERAL TYPE MOS TRANSISTOR, AND METHOD OF MANUFACTURING THE SAME
横型ＭＯＳトランジスタおよびその製造方法 - 特許庁 - This nonvolatile memory cell is provided with a first MOS transistor 10, and a second MOS transistor 20.
本発明に係る不揮発性メモリセルは、第１ＭＯＳトランジスタ１０と、第２ＭＯＳトランジスタ２０とを備える。 - 特許庁 - A source and a gate of the depletion MOS Q1 are connected to a gate of the depletion MOS Q2 mutually.
ディプレッションＭＯＳ（Ｑ１）のソース及びゲートと、ディプレッションＭＯＳ（Ｑ２）のゲートとが相互に接続される。 - 特許庁 - MOS TYPE VARIABLE CAPACITANCE ELEMENT AND INTEGRATED CIRCUIT
ＭＯＳ型可変容量素子および集積回路 - 特許庁 - PROTECTING DEVICE FOR MOS TYPE ELEMENT, AND SEMICONDUCTOR DEVICE
ＭＯＳ型素子の保護装置及び半導体装置 - 特許庁 - SEMICONDUCTOR DEVICE, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, SRAM, AND MANUFACTURING METHOD OF DYNAMIC THRESHOLD MOS (DT-MOS) TRANSISTOR
半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法 - 特許庁 - VERTICAL-TRENCH INSULATED GATE MOS SEMICONDUCTOR DEVICE
縦型トレンチ型絶縁ゲートＭＯＳ半導体装置 - 特許庁 - A defect in an MOS interface, the number of crystal grain boundaries and defects in the crystal grain boundaries in the critical path are reduced.
クリティカルパス中のMOS界面欠陥・結晶粒界数・結晶粒界欠陥が低減されている。 - 特許庁 - GATE OXIDE FILM TUNNEL CURRENT MODEL FOR MOS TRANSISTOR
ＭＯＳトランジスタのゲート酸化膜トンネル電流モデル - 特許庁 - REVERSE FLOW PREVENTION CIRCUIT USING MOS-TYPE FET
ＭＯＳ型ＦＥＴを用いた逆流阻止回路 - 特許庁 - p-CHANNEL MOS TRANSISTOR AND ITS FABRICATION PROCESS
ｐチャネルＭＯＳトランジスタおよびその製造方法 - 特許庁 - The thickness of gate insulating films of a load type P-type MOS and a drive type N-type MOS is 4 nm or less.
負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。 - 特許庁 - MOS TRANSISTOR INTEGRATED ELEMENT, AND METHOD OF MANUFACTURING THE SAME
ＭＯＳトランジスタ集積素子及び製造方法 - 特許庁 - HIGH WITHSTAND VOLTAGE MOS TRANSISTOR AND MANUFACTURING METHOD THEREFOR
高耐圧ＭＯＳトランジスタ及びその製造方法 - 特許庁 - ESTIMATING METHOD OF EFFECTIVE CHANNEL LENGTH OF MOS TRANSISTOR
ＭＯＳトランジスタ実効チャネル長の評価方法 - 特許庁 - To sustain operation of important MOS transistors, even if one of power MOS transistor in a package becomes overheated.
１パッケージ内のいずれかのパワーＭＯＳトランジスタが過熱しても重要なＭＯＳの作動を継続させる。 - 特許庁 - MOS THIN-FILM TRANSISTOR AND MANUFACTURE THEREOF
ＭＯＳ型薄膜トランジスタおよびその製造方法 - 特許庁 - METHOD OF MANUFACTURING MOS TRANSISTOR OF SEMICONDUCTOR ELEMENT
半導体素子のＭＯＳトランジスターの製造方法 - 特許庁 - MOS TYPE SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
ＭＯＳ型半導体装置及びその製造方法 - 特許庁 - MOS GATE INPUT TYPE POWER SEMICONDUCTOR ELEMENT
ＭＯＳゲート入力型電力用半導体素子 - 特許庁 - MOS SEMICONDUCTOR DEVICE, AND ITS MANUFACTURING METHOD
ＭＯＳ型半導体装置およびその製造方法 - 特許庁
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