「Step Test」を含む例文一覧(486)

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  • The test data iA and iB are used to be compared with d(iA, NNtrain(iA)) and d(i, B, NNtest(iB)) and the smaller data is made to be iC (Step 3).
    テストデータi_Aとi_Bで、d(i_A, N Ntrain(i_A)）とd(i_B, N Ntest(i_B)）を比較し小さい方のデータをi_Cとする（ステップ４）。 - 特許庁
  • A second distribution is obtained by processing the second test data statistically at a second statistic processing step.
    第２統計処理ステップにより上記第２試験データを統計処理して第２分布を求める。 - 特許庁
  • Important: After each step you can run a test to make sure the setup is correct.
    重要:各ステップが終わった後、セットアップが正しいかを確かめるためにテストするとよいでしょう。 - Gentoo Linux
  • You can now test .procmailrc by re-running the fetchmail command we tested in the first step.
    ここで、1つ目のステップでテストしたように、再びfetcmailコマンドを動かしてみることで.procmailrcのテストができます。 - Gentoo Linux
  • When the test of the next wafer is completed, it is stored in an output cassette OC2 (step S12).
    そして次ウェハの試験が終了すると、アウトプットカセットＯＣ２へ格納される（ステップＳ１２）。 - 特許庁
  • After that, the user enters a number attached to the selected test patch to the computer in the step S6.
    その後、ステップＳ６で、ユーザは、選択したテストパッチに付された番号を、コンピュータに入力する。 - 特許庁
  • When it is test pattern mode, a test pattern is read and the correction of the operation coefficient, a correction situation, removing number of corrections, etc., are notified (step S20).
    テストパターン読取モードの場合は、テストパターンを読取り、演算係数の補正と補正の状況、補正残回数等を報知する（ステップＳ２０）。 - 特許庁
  • Verification returns to the step ST11 again and the one chip verification is performed according to the test bench 12 to which the test items are added and the RTL 13.
    再びステップＳＴ１１に戻り、テスト項目が追加されたテストベンチ１２およびＲＴＬ１３に基づいて１チップ検証を行う。 - 特許庁
  • In the test layout data generating step, test layout data 70 including layout data for which the first plane data and the second plane data are overlapped are generated.
    テストレイアウトデータ生成工程は、第１平面データと第２平面データとが重なり合ったレイアウトデータを含むテストレイアウトデータ７０を生成する。 - 特許庁
  • Among test data i, wherein yi is an undefined value and a data NNtrain(i) is correctly learned, a test data iA for providing a minimum d(i, NNtrain(i)) is found out (Step 1).
    y_iが未定義値でかつデータN Ntrain(i)が正しく学習されているテストデータiの中で最小のd(i, N Ntrain(i)）を与えるテストデータi_Aを見つける（ステップ１）。 - 特許庁
  • The load test devices 10 are mounted to a step shaft 9 fixing the steps via gaps so as not to apply deadweight of the load test devices 10.
    負荷試験装置は、踏段を固定している踏段軸９に隙間を介して負荷試験装置の自重が掛からないように取り付けられる。 - 特許庁
  • The step of quantizing the plurality of colors in each test area is performed irrespective of the numbers of quantized colors in the individual test areas.
    このときに、テスト領域毎の複数色の量子化ステップは、個別のテスト領域毎の量子化色の各色数とは無関係に実行する。 - 特許庁
  • The first correction test data are compared with the second correction test data to verify the photomask with respect to the correction rule (step S26).
    第１補正テストデータ及び第２補正テストデータを比較することにより、補正用ルールに対するフォトマスク検証を行う（ステップＳ２６）ものとする。 - 特許庁
  • This method includes a step in which a reinitialization mode is performed without verifying the recording and reproducing device by using a disk for test having test reference information and test information is subsequently generated from generated defect management information, and a step in which reference information predicted by the test reference information is compared with the test information and verification results about the test information is provided.
    テスト基準情報を有するテスト用ディスクを使用して記録及び再生装置の検証をせずに再初期化モードを行った後、生成された欠陥管理情報からテスト情報を生成する段階と、テスト基準情報により予測された基準情報とテスト情報とを比較してテスト情報に関する検証結果を提供する段階とを含む。 - 特許庁
  • A test method has a step selecting a circuit form of a test so that the same tiles are programmed in the same way as much as possible, and a step programming simultaneously and erasing simultaneously plural memory rows corresponding to the tile in a circuit form of a test.
    テスト方法は、同一のタイルはできるだけ同一にプログラムされるようにテストの回路形態を選択するステップと、該タイルに対応する複数のメモリ行を、該テストの回路形態に、同時にプログラム及び同時に消去するステップとを有する。 - 特許庁
  • The operation test or stress test conducted by using a terminal provided on the driver 1 for driving displays and dust detecting test using measuring terminals 6, 7 of the dust detecting circuit are conducted with the wafer test in the same step.
    上記表示装置駆動用ドライバ１上に設置された端子を使用して行う動作テストまたはストレステストと、ダスト検知用回路の測定端子６，７を使用して行うダスト検知テストとを、同工程のウエハテストにて行う。 - 特許庁
  • When a bender test mode conducting a voltage acceleration test is entered, a test signal TM1 at a low level is input to step-down power circuits 15, 16 from a bender test circuit, a transistor 19 is turned on, and operation as an operational amplifier is stopped.
    電圧加速テストを行うベンダテストモードがエントリされるとベンダテスト回路から降圧電源回路１５，１６にローレベルのテスト信号ＴＭ１が入力され、トランジスタ１９がＯＮし、演算増幅器としての動作が停止となる。 - 特許庁
  • This parallel bit test method of the semiconductor memory device comprises a step of writing data in each of many memory cells in the semiconductor memory device, a step of reading the data from each of many memory cells, a step of testing the data from each of many memory cells for a first test mode, and a step of testing the data from each of many memory cells for a second test mode.
    半導体メモリ装置の並列ビットテスト方法は、半導体メモリ装置の多数のメモリセルのそれぞれにデータを書き込む段階と、多数のメモリセルのそれぞれからデータを読み出す段階と、第１のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、第２のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、を含む。 - 特許庁
  • To utilize communication records between a customer and a supplier at the advance preparation step and the post-processing step of a presence test for new product development and the next presence test.
    立会い検査の事前準備段階及び事後処置段階における顧客と納入業者との間の交信記録を新製品開発や次回の立会い検査に活用できるようにすることを目的とする。 - 特許庁
  • A sterol detection reagent comprising TNMs, and a method of detecting sterols in a test sample comprising a step of applying the reagent to the test sample and a step of detecting TNMs.
    ＴＮＭ類を含有してなるステロール検出試薬、並びに被験試料に該試薬を接触させる工程、およびＴＮＭ類を検出する工程を含む、該被験試料中のステロールの検出方法。 - 特許庁
  • A predetermined test color and several correction colors are indicated on a display device in a predetermined order in a step S202 and are measured in a step S203.
    ステップS202で所定の試験色および複数の補正色を所定順で前記表示装置に表示し、ステップS203でこれらを測色する。 - 特許庁
  • When the failure of the peripheral equipment occurs in a step S1, the reproduction test proceeds to a step S2, command execution history is acquired by a log and error information is acquired.
    ステップＳ１で周辺機器の不具合が発生すればステップＳ２に進み、コマンド実行履歴をログで取得し、エラー情報を取得する。 - 特許庁
  • The instruction execution part 121 selects a new input variable combination 193, and executes the test object program 191 step by step.
    命令実行部１２１は新たな入力変数値組み合わせ１９３を選択して試験対象プログラム１９１を一ステップずつ実行する。 - 特許庁
  • If the temperature is equivalent to that in autumn, it is the season for a test of the heater, and the step is moved to the next step 2.
    秋に相当する温度である場合は、ヒータの試験に適する時期であるからステップ２に移行し、前回の試験からの経過時間を調べる。 - 特許庁
  • The test method for a network includes a step of analyzing a cell 200 from the network and a step of acquiring network performance data, based on cell.
    ネットワークのテスト方法は、ネットワークからのセル２００を解析するステップと、そのセルに基づいてネットワーク性能データを取得するステップとを含む。 - 特許庁
  • If photosensitive paper to be used is other than the prescribed one (step S102; NO), test printing is performed in compliance with each profile stored in a profile storage section (step S105), Read image data is formed by reading the test printed photosensitive paper (step S106).
    使用される感光紙が所定以外の場合（ステップＳ１０２；ＮＯ）、プロファイル記憶部に記憶された各プロファイルに従ってテストプリントを行い（ステップＳ１０５）、テストプリントされた感光紙を読み取って読取画像データを形成する（ステップＳ１０６）。 - 特許庁
  • To provide a quality monitoring apparatus for easily obtaining an abnormality in a processing step to stabilize a manufacturing step including the processing step by displaying a test result in an order for processing wafers.
    ウェハの処理順に検査結果を表示することで、処理工程の異常を容易に把握して、処理工程を含む製造工程の安定化を図る品質監視装置を提供する。 - 特許庁
  • Using the aeration strength, the variation of IC and processing time are taken into consideration in a step S400 on the basis of a bench test in a step S300, and the hydrological residence time (HRT) is determined in a step S500.
    この曝気強度を用いて、ステップＳ３００でのベンチ試験に基づきステップＳ４００でICの変動、処理時間を考慮し、ステップＳ５００で水理学的滞留時間（HRT）を決定する。 - 特許庁
  • First, as shown in Fig. 2 (a), in a step St 11, the analysis of signal data is performed with respect to respective test patterns P_1-P_n contained in a test pattern group 150.
    まず、図２（ａ）に示すように、ステップＳｔ１１において、テストパターン群１５０に含まれる各テストパターンＰ_1〜Ｐ_nについて、信号データの解析を行なう。 - 特許庁
  • The input test pattern is inputted into the logic circuit prior to the replacement of the sequence circuit by the combination circuit, thereby generating an expectation value test pattern (step S3).
    そして、順序回路を組み合わせ回路で置換する前の論理回路に上記入力テストパターンを入力して期待値テストパターンを生成する（ステップＳ３）。 - 特許庁
  • An absolute value of a phase difference between the first test sound and the second test sound in an assumed listening position is calculated (step S23).
    これらの検出結果に基づいて、想定聴取位置における第１テスト音声と第２テスト音声との位相差の絶対値を算出する（ステップＳ２３）。 - 特許庁
  • Next, second random information is over-written in the optical disk of the first test writing with an erase level as second test writing (step S8).
    次に、前記１回目の試し書きされた光ディスクに、２回目の試し書きとして、第２のランダムな情報がイレースレベルで上書きされる（ステップＳ８）。 - 特許庁
  • A first step is executed during production of a camera unit and preferably includes photographing and analyzing an image of a test chart that of a gray test chart.
    第１の段階はカメラユニットの生産中に行われ、好ましくは灰色試験チャートである試験チャートの画像を撮影し、解析することを含む。 - 特許庁
  • And the simulation test bench to be inputted in the corresponding input signal line is generated by reading the test pattern file and performing bit distribution (a step 12).
    そして、そのテストパターンファイルを読み込み、ビット分配して対応する入力信号線へ入力するシミュレーションテストベンチを生成する（ステップ１２）。 - 特許庁
  • The system includes a chip test method 100 which comprises a step 105 which measures a power drawn out from a chip, a step 106 which calculates a test frequency by using the power drawn out from the measured chip, and a step 109 which decides a chip property by using the calculated test frequency.
    本発明は、チップによって引き出される電力を測定するステップ１０５と、測定されたチップによって引き出される電力を用いて試験周波数を計算するステップ１０６と、計算された試験周波数でチップの性能を判定するステップ１０９とから成るチップの試験方法１００を含む。 - 特許庁
  • A TOP dimension and a BOTTOM dimension of the test pattern for each focusing are measured, respectively (step S12).
    フォーカスごとのテストパターンのＴＯＰ寸法とＢＯＴＴＯＭ寸法をそれぞれ測定する（ステップＳ１２）。 - 特許庁
  • Then, a test read-aloud sentence matching with the spoken contents to be recognized is recorded (step S4).
    その後、音声認識させる発話内容に即したテスト用の読み上げ文を録音する（ステップＳ４）。 - 特許庁
  • A first distribution is obtained by processing the first test data statistically at a first statistic processing step.
    第１統計処理ステップにより上記第１試験データを統計処理して第１分布を求める。 - 特許庁
  • The method performs an initial input step of setting a test initial value to the flip-flop using a serial scan input.
    フリップフロップにテスト用の初期値をシリアルスキャン入力により設定する初期入力工程を行う。 - 特許庁
  • Further, whether a limit time (e.g., one hour) has elapsed from the start of test run is determined (step S108).
    さらに、試運転開始から制限時間（例えば1時間）を経過したかが判定される（ステップＳ１０８）。 - 特許庁
  • Paste in the API key you got from Google in Step 3.Right-click the CustomerDB project node and select Test RESTful Web Services.
    手順 3 で Google から取得した API キーにペーストします。 CustomerDB project ノードを右クリックし、「RESTful Web サービスをテスト」を選択します。 - NetBeans
  • First, in the step S2, a user prints a test patch on a printing paper in respectively different dot recording modes.
    まず、ユーザは、ステップＳ２で、それぞれ異なるドット記録モードで印刷用紙上にテストパッチを印刷する。 - 特許庁
  • The test die may be designed, in accordance with a design methodology (100) for a test die and a product die that includes the step of concurrently designing test circuitry (202A, 402, 404) and product circuitry in a unified design (102).
    該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。 - 特許庁
  • Following to a step (S1) for forming a first interlayer film and making contact holes, a first metallization for inspection mask is formed (S8) and leak current test or function test is conducted by inline test using a probe (S7).
    第１層間膜形成及びコンタクトホール形成工程（Ｓ１）後に、検査用マスクの第１金属配線を形成（Ｓ８）し、プローブを用いたインライン検査（Ｓ７）によりリーク電流検査や機能検査を行う。 - 特許庁
  • Burn-in of the number of times of burn decided in this number of times deciding test are performed, after that, a function test is performed with the test object device unit, and a burn-in defect rate is monitored (step SP5, SP6).
    この回数決定テストにおいて決定されたバーンイン回数のバーンインを実施し、その後、テスト対象デバイス単位で機能テストを行なって、バーンイン不良率をモニタする（ステップＳＰ５，ＳＰ６）。 - 特許庁
  • A function test information storage part 12 stores function test information showing a procedure of a function test checking whether each module materializing a business step composing a business flow satisfies requirement or not.
    機能テスト情報記憶手段１２は、業務フローを構成する業務ステップを実現する各モジュールが、要求を満たしているか否かをチェックする機能テストの手順を示す機能テスト情報を記憶する。 - 特許庁
  • This method includes a step in which a reinitialization mode is performed while examining the recorder/player by using a disk for test having test reference information and a physical defect and test information is subsequently generated from generated defect management information, and a step in which reference information predicted form the test reference information and the physical defect is compared with the test information and verification results about the test information are provided.
    テスト基準情報と物理的な欠陥を有するテスト用ディスクを使用して記録及び再生装置の検定をしながら再初期化モードを行った後、生成された欠陥管理情報からテスト情報を生成する段階と、テスト基準情報と物理的な欠陥により予測された基準情報とテスト情報とを比較してテスト情報に関する検証結果を提供する段階とを含む。 - 特許庁
  • A system test information generation means 14 generates system test information showing arrangement order of the function test arranged correspondingly to arrangement order of the business step composing the business flow in each business flow shown in the flow information from the function test information.
    システムテスト情報生成手段１４は、機能テスト情報から、フロー情報に示された業務フローごとに、業務フローを構成する業務ステップの並び順に対応して並べた機能テストの並び順を示すシステムテスト情報を生成する。 - 特許庁
  • Then, the sleep restoration processing is carried out (a step S106) after it is determined that the JTAG test on the integrated circuit is finished in a step S105.
    そして、ステップＳ１０５で集積回路のＪＴＡＧテストの実行が終了したと判定された後、スリープ復帰処理を行う（ステップＳ１０６）。 - 特許庁
  • Thereafter, the apparatus shifts the step to a low-temperature exposure step of controlling the air in a test area 7 and the air in the low-temperature tank 6 to a low-temperature exposure temperature of -65°C.
    その後、テストエリア７内の空気及び低温槽６内の空気を低温さらし温度−６５℃とする低温さらしの段階に移行する。 - 特許庁
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