「Step Test」を含む例文一覧(486)
＜前へ 1 2 3 4 5 6 7 8 9 10 次へ＞- The method for determining the target microorganism or gene present in the test sample by collecting a nucleic acid sample from the test sample, and carrying out the quantitative PCR by using the nucleic acid sample as a template is characterized by the use of two or more kinds of standard materials in a step for collecting the nucleic acid sample and a step for carrying out the quantitative PCR.
本発明は、被検試料から標核酸試料を回収し、該核酸試料を鋳型とする定量的PCRを行い、前記被検試料中に存在する標的微生物又は遺伝子を定量する方法であって、前記核酸試料の回収の工程と、前記定量的PCRの工程とで少なくとも２種以上の異なる標準物質を用いることを特徴とする方法を提供する。 - 特許庁 - Further, the invention is a method for treating a test object including neoplastic cells refractory to the chemotherapeutic agent and the method comprises step (a) wherein an effective amount of the reovirus is administered to the testing body under the conditions causing the infection of the neoplastic cells, and step (b) wherein an effective amount of the chemotherapeutic reagent is administered to the test object.
増殖性障害を有する被験体を処置する方法であって、上記被験体が化学療法薬剤に対して不応性である新生物細胞を含み、上記方法が：（ａ）レオウイルスによる新生物細胞の感染が生じる条件下で、有効量の上記レオウイルスを上記被験体に投与する工程；および、（ｂ）有効量の化学療法薬剤を上記被験体に投与する工程、を含む、方法。 - 特許庁 - The method for testing a memory by writing and reading test date in and from the memory comprises a comparing step of comparing one of two data continuously read of data sequentially read in synchronization with a clock with another as expected data, and a decision step of deciding a fault of the memory based on a comparison result obtained by the comparison step.
テストデータをメモリに書き込んで読み出すことでメモリを試験するメモリ試験方法において、クロックに同期して順次読み出されるデータのうち、連続して読み出される２つのデータのうち一方を期待データとして他方と比較する比較ステップと、比較ステップで得られる比較結果に基づいてメモリの不良を判定する判定ステップとを含むように構成する。 - 特許庁 - A method for producing a probe test head for testing a semiconductor integrated circuit includes a step in which a plurality of probes 81 are defined for one or a plurality of masks, a step in which a plurality of probes are produced by using the masks, and a step in which a plurality of probes 81 are arranged by inserting them into the corresponding holes of a first die 42 and a second die 44.
半導体集積回路をテストするためのプローブ・テスト・ヘッドを製造する方法は、１つ又は複数のマスクとして、複数のプローブ８１の形状を画成するステップと、該マスクを使用して、複数のプローブを製造するためのステップと、第１のダイ４２と第２のダイ４４内の対応するホールを通して複数のプローブ８１を配置するステップとを含んでいる。 - 特許庁 - The fitting method includes: a step of preparing a relationship C between a shaft kick point Y and a face angle X before or at an impact; a step of measuring the face angle X of a subject before or at an impact by a test club; and a step of selecting a shaft suitable for the subject based on the measured face angle X and the relationship C.
本発明に係るフィッティング方法は、シャフト調子Ｙとインパクト前又はインパクトにおけるフェース角Ｘとの関係Ｃを準備するステップと、テストクラブを用いて、インパクト前又はインパクトにおける被験者のフェース角Ｘを測定するステップと、測定された上記フェース角Ｘ及び上記関係Ｃに基づき被験者に適合したシャフトを選択するステップと、を含む。 - 特許庁 - This method has a step in which the reference cell (Cref) and a test cell (Cveri) are simultaneously selected during read, read signals are compared when a signal read by the reference cell is smaller than a signal read by the test cell, and refresh signals (Sr1, Sr2, Sr3) are outputted to the reference cell (Cref).
本発明の方法は、読出し中に基準セル（Ｃｒｅｆ）と検査セル（Ｃｖｅｒｉ）とを同時に選択し、読取られた信号を比較し、基準セルで読取られた信号が検査セルで読取られる信号より小さい場合、リフレッシュ信号（Ｓｒ１，Ｓｒ２，Ｓｒ３）を基準セル（Ｃｒｅｆ）に出力するステップを有することを特徴とする。 - 特許庁 - Therefore, a decision on the result of address access time performance of the memory circuit 100 and a function test of the memory circuit 100 can be simultaneously performed in a test step without adding new external terminals by providing the speed decision circuit 120 in a semiconductor integrated circuit device incorporating the BIST circuit 110.
これにより、スピード判定回路120を、BIST回路110を内蔵した半導体集積回路装置に設けることで、新たな外部端子を追加をすることなく、半導体集積回路装置のテストの段階において、メモリ回路100の機能テストと同時に、メモリ回路100のアドレスアクセスタイム性能の合否を判定することができる。 - 特許庁 - The process for producing, in a test specimen, selective immune down regulation to infectious bacterial materials comprises a step capable of producing the selective immune down regulation and introducing the infectious material component, an agent containing the fragment thereof or a combination of the agents to the test specimen.
被験体において感染性細菌性物質に対する選択的免疫ダウンレギュレーションを生成するためのプロセスであって、選択的免疫ダウンレギュレーションを生成し得、かつ該感染性物質の成分またはそのフラグメントを含む試薬または試薬の組合せを該被験体に導入する工程を包含する、プロセス。 - 特許庁 - A test print 1 is generated (S101), a correction coefficient Ka of a contrast potential for forming an image is optimized based on density information obtained in the step S102 (S103), and a grid potential and a development bias potential are set to obtain the contrast potential (S104).
テストプリント1を形成し(S101)、ステップS102で得られた濃度情報により画像形成のコントラスト電位の補正係数Kaを最適化し(S103)、コントラスト電位が得られるようにグリッド電位および現像バイアス電位を設定する(S104)。 - 特許庁 - After developing these wafers, positional information of the resist image of a focus test mark on each wafer (positional shift between the images of the inside mark and the outside mark) is measured using a superposition measuring apparatus (step 128-132).
そして、それらのウエハを現像後、重ね合わせ計測装置を用いて、各ウエハ上のフォーカステストマークのレジスト像の位置情報（内側マークの像と外側マークの像との位置ずれ量）を計測する（ステップ１２８〜１３２）。 - 特許庁 - A test print 1 is formed (S101), the correction coefficient Ka of the contrast potential of image formation is optimized by density information obtained in a step S102 (S103) and a grid potential and a development bias potential are set so as to obtain the contrast potential (S104).
テストプリント1を形成し(S101)、ステップS102で得られた濃度情報により画像形成のコントラスト電位の補正係数Kaを最適化し(S103)、コントラスト電位が得られるようにグリッド電位および現像バイアス電位を設定する(S104)。 - 特許庁 - Therefore, in the scanning test circuit in which the scanning flip-flops 1 are connected in cascade, scan data output is maintained after the scan data are included by the scanning flip-flop in the following step, so that a data holding time can be secured.
このため、このスキャン用フリップフロップ１を縦列接続したスキャンテスト回路では、次段のスキャン用フリップフロップがスキャンデータを取り込んだのちもスキャンデータ出力を維持するのでデータホールド時間を確保できる - 特許庁 - A test operation for circulating a refrigerant in the refrigerant circuit 10 so that high pressure of the refrigerating cycle becomes higher than a critical pressure of the refrigerant, is performed in a noncondensable gas discharging step of a constructing process of this refrigerating unit 1.
冷凍装置（1）の施工工程における非凝縮性ガス排出ステップの際に、冷凍サイクルの高圧が冷媒の臨界圧力よりも高くなるように冷媒回路（10）で冷媒を循環させる試運転を行う。 - 特許庁 - A method, system and related technology for preparing test data for stem cell post-transplantation diagnosis are provided, each comprising the step of determining the chimerism of a main tissue-compatible gene conjugate.
本発明は、主要組織適合遺伝子複合体のキメリズムを決定する工程を包含する、幹細胞移植における移植後診断のための検査データを生成する方法、システム、および関連技術に関する。 - 特許庁 - In the third step, the right and left pore plane shapes Q_R and Q_Lare correlated respectively, and a pore space coordinate value P in the test skin are determined based on the correlated right and left pore plane shapes Q_R and Q_L.
第３ステップでは、左右の毛穴平面形状Ｑ_L、Ｑ_Rをそれぞれ対応させ、その対応した左右の毛穴平面形状Ｑ_L、Ｑ_Rに基づいて、被験肌における毛穴空間座標値Ｐを求めるようにしている。 - 特許庁 - In an operation mode which is performed by an engine part alone, such as a density control mode accompanied with patch image formation, a test pattern offset value Tot is obtained as the amount of toner consumption corresponding to the formed image pattern (step S141).
一方、パッチ画像形成を伴う濃度制御モードのように、エンジン部が単独で行う動作モードでは、形成する画像パターンに応じたトナー消費量としてテストパターンオフセット値Ｔｏｔを求める（ステップＳ１４１）。 - 特許庁 - In this method, a test current ICnorm is measured by using a normal PMOS gate potential Gp1 as a PMOS gate potential Gp which performs on/off control on PMOS transistors MP1 and MP2 in a prescribed period in a first step S1.
ステップＳ１で、ＰＭＯＳトランジスタＭＰ１及びＭＰ２を所定周期でオン／オフ制御するＰＭＯＳゲート電位ＧｐとしてノーマルＰＭＯＳゲート電位Ｇｐ１を用いて、テスト電流ＩＣｎｏｒｍを測定する。 - 特許庁 - In the step preparing the engine cylinder head, a core provided with a flat part 32 having flat cross sectional shape at the end of the thin part is used so that the test surface is formed in a flat shape with the flat part.
エンジンシリンダヘッドを準備するステップにおいては、薄肉部の先端に断面平面形状を有する平坦部３２を設けた中子を使用し、検査面を平坦部によって平面形状に成形する。 - 特許庁 - When the light output value is not larger than the dark output value or the dark output value is not equal to the dark output reference value, it is judged that some abnormality occurs to the test light source or control is abnormal (step S7).
一方、明出力値＞暗出力値でなかったり、暗出力値＝暗出力基準値でないような場合には、試験光源に何らかの異常が存在したり、制御に異常が存在していると判断する（ステップＳ７）。 - 特許庁 - A test print 1 is formed (S101), a correction coefficient Ka of a contrast potential in image formation is optimized by density information obtained in step S102 (S103), and a grid potential and a development bias potential are set to obtain a contrast potential (S104).
テストプリント1を形成し(S101)、ステップS102で得られた濃度情報により画像形成のコントラスト電位の補正係数Kaを最適化し(S103)、コントラスト電位が得られるようにグリッド電位および現像バイアス電位を設定する(S104)。 - 特許庁 - An arithmetic unit 19 calculates the displacement X loaded on a sample 11 under test every time step according to the earth motion acceleration waveform from a waveform generator 18, measured outputs from a displacement sensor 15 and a load sensor 14.
演算部１９は、波形発生部１８からの地動加速度波形、変位センサ１５および荷重センサ１４からの計測出力に応じて、試験体１１に負荷する変位Ｘを時間ステップ毎に算出する。 - 特許庁 - In a step a1, a temperature cycle test to a specified electronic equipment is done and an universal relation formula between a life cycle number and a distortion amplitude, namely a life-distortion relation formula, to every electronic equipment is determined.
ステップａ１において、特定の電子機器に対する温度サイクル試験を行って、全ての電子機器に普遍な寿命サイクル数と歪み振幅との間の関係式、すなわち寿命歪み関係式を求める。 - 特許庁 - One nodal point corresponds to the test of one attribute, the slave nodal point of the nodal point corresponds to a value, that the attribute can take, and traffic data for constructing a decision tree with the leaves of predictive values are collected (step 201).
１つの節点が１つの属性のテストに対応し、前記節点の子節点が前記属性の取り得る値に対応し、葉が予測値である決定木を構築するための交通データを収集する（ステップ２０１）。 - 特許庁 - The method includes a step for generating deficiency management information, as testing information, generated after performing the initialization which is not verified on an empty testing disk in which no data are recorded and a step for confirming the testing information by using reference testing information about the initialization which is not verified to provide the test result.
何のデータも記録されていない空テストディスク上に検証しない初期化を行った後に生成される欠陥管理情報をテスト情報として生成する段階及び、検証しない初期化についての基準テスト情報を使用して前記テスト情報を確認してテスト結果を提供する段階を含む。 - 特許庁 - The testing method for making the determination of good or no-good by means of a current test in static state in a wafer level testing step 5 of the semiconductor integrated circuit is characterized in that the reference current value for judging soundness is determined for each product on the basis of characteristic values of a transistor in a basic characteristics measurement step 2 for determination.
半導体集積回路のウェハ状態試験工程５での静止状態電流試験によって良否判定を行う検査方法で、その良否判定基準となる基準電流値を基礎特性測定工程２でのトランジスタの特性値を基に製品ごとに決定して判定を行うことを特徴とする。 - 特許庁 - The method for the fermentation test of the yeast includes a culture step for anaerobically culturing 150 mL or less of a culture liquid containing the yeast in a semi-sealed or sealed culture vessel while stirring, and an evaluation step for quantitatively evaluating the amount of the volatile component in the culture liquid formed by the yeast.
本発明に係る酵母の発酵試験方法は、半密閉又は密閉の培養容器内で、酵母を含む１５０ｍＬ以下の培養液を撹拌しながら嫌気培養を行う培養工程と、前記酵母により生成された前記培養液中の揮発性成分の量を定量的に評価する評価工程と、を含む。 - 特許庁 - The method for screening the agent for controlling the calcification of hard tissue and/or blood vessel according to a first aspect of the invention comprises a step of bringing soluble Klotho, FGFR and FGF23 into contact with each other and a step of selecting a compound which causes the change of specific signal transduction, in a sample in the absence and presence of a test compound.
本発明の第１の態様に係る硬組織および／または血管の石灰化調節剤のスクリーニング方法は、被験化合物の非存在下および存在下での検体において、可溶化KlothoとＦＧＦＲとＦＧＦ２３とを接触させる工程と、特異的シグナル伝達が変化する化合物を選択する工程を含む。 - 特許庁 - The method for processing the computer graphics data to reduce the external memory access time in the perfragment unit includes a step for executing a depth test with respect to a present fragment of the computer graphics data using the perfragment unit, and a step for pre-fetching a color value of the present fragment from the external memory unit to a cache memory while the depth test of the present fragment is executed.
パーフラグメントユニット（ＰｅｒＦｒａｇｍｅｎｔ ｕｎｉｔ）の外部メモリアクセス時間を短縮するためのコンピュータグラフィックスデータの処理方法であって、前記コンピュータグラフィックスデータの現在のフラグメントに対する深さ（ｄｅｐｔｈ）テストを前記パーフラグメントユニットを用いて実行する段階と、前記現在のフラグメントに対する前記深さテストが実行される間、前記現在のフラグメントのカラー値を外部メモリ装置からキャッシュメモリにプリフェッチする段階とを有する。 - 特許庁 - The method analyzing the expression amount of an adipocyte-relating factor comprises (1) the 1st step of contacting the adipocyte with a protein composed of a specific amino acid sequence and a test substance and (2) the 2nd step of determining the amount of the adipocyte-relating factor in the adipocyte or determine an index having a correlation with the amount after the 1st step.
脂肪細胞関連因子の発現量の分析方法であって、（１）脂肪細胞に、特定のアミノ酸配列からなる蛋白質、及び被験物質を接触させる第一工程、及び（２）前記第一工程後に、脂肪細胞における脂肪細胞関連因子の量又はその量と相関関係を有する指標値を測定する第二工程を有することを特徴とする分析方法等が提供可能となった。 - 特許庁 - The manufacturing method of the semiconductor device comprises a step of forming, on the substrate 100 on which the circuit is formed, the electrode pad 200 having a protrusion part 201 connected to the circuit and protruded from the protection insulation film 300, a step of performing an operation test by contacting a probe terminal 500 with the electrode pad 200, and a step of polishing at least a surface of the protrusion part 201.
また、このような半導体装置の製造方法は、回路が形成された基板１００上に、この回路に接続し、かつ、保護絶縁膜３００から突出した突出部２０１を有する電極パッド２００を形成する工程と、プローブ端子５００を電極パッド２００に接触させることにより、回路の動作テストを行う工程と、突出部２０１の少なくとも表面を研磨する工程と、有する。 - 特許庁 - The manufacturing method of the test mask includes steps of forming a pattern of a light shielding film on a glass substrate and of changing the film thickness of the light-shielding film in the pattern, wherein the step of changing the film thickness of the light-shielding film is repeated to produce a test mask.
テストマスクは、数種類の透過率を有し、かつ各々の種類の透過率において寸法の異なるパターンを有するようにしたものであり、テストマスクの製造方法は、ガラス基板上の遮光膜のパターン形成を行う工程と、パターンの遮光膜の膜厚を変える工程と、を備え、前記遮光膜の膜厚を変える工程を繰り返し、テストマスクを作製する。 - 特許庁 - The video format can be selected in this way, and if the user desires to change the video format furthermore, the processing can be proceeded to a step 64, whereby the generator can enter a format priority mode wherein the video test signal existing in the selected format is selected.
こうしてビデオ・フォーマットを選択できるが、もしここでやはりビデオ・フォーマットを変更したければ、ステップ６４に進み、選択したフォーマットに存在するビデオ・テスト信号を選択するフォーマット優先モードに入ることもできる。 - 特許庁 - Subsequently, the speed proportional position term of the amount of defocus at the time of scanning exposure, the speed proportional time term, time term and position term are calculated respectively based on the positional information of the resist image of all focus test marks thus measured (step 134).
次いで、計測した全てのフォーカステストマークのレジスト像の位置情報に基づいて、走査露光時のデフォーカス量の速度比例位置項、速度比例時間項、時間項及び位置項を、それぞれ算出する（ステップ１３４）。 - 特許庁 - The method for predicting and monitoring a cancer patient's response to a molecule of the taxoid family includes a step of measuring the level of a guanine nucleotide exchange factor (GEFT) of Rac/Cdc42 in a sample obtained from a test sample from a cancerous area.
癌領域から得た試料中の、Ｒａｃ／Ｃｄｃ４２のグアニンヌクレオチド交換因子（ＧＥＦＴ）のレベルを測定する工程を含む、タキソイドファミリー分子に対する癌患者の応答を予測またはモニタリングする方法。 - 特許庁 - The method for screening a cell proliferation inhibitory substance comprises a step of selecting the substance having actions for inhibiting a quinone oxidoreductase activity of VAT1 (vesicle amine transport protein 1) or inhibiting the expression of a gene encoding the VAT1 from test substances.
被検物質の中から、VAT1（Vesicle Amine Transport Protein 1）のキノン酸化還元酵素活性を抑制するか、またはVAT1をコードする遺伝子の発現を抑制する作用を有する物質を選択する工程を有する、細胞増殖抑制物質のスクリーニング方法。 - 特許庁 - A method of measuring a device under test (DUT) 110 comprises a step of applying a pulsed RF input signal 124 to the DUT, and a step of connecting an output of the DUT to a receiver 104, having an output bandwidth selected to measure the center tone in an RF pulse response spectrum from the output 113 of the DUT.
被試験デバイス（ＤＵＴ）１１０を測定する方法は、パルスドＲＦ入力信号１２４をＤＵＴに印加するステップと、ＤＵＴの出力１１３からのＲＦパルス応答スペクトル内の中央トーンを測定するべく選択されている出力帯域幅を具備したレシーバ１０４に、このＤＵＴの出力を接続するステップと、を含む。 - 特許庁 - The scan testing method for scan-testing a semiconductor integrated circuit having a plurality of blocks to perform functional operations comprises a step of exclusively isolating each of the plurality of blocks to be tested from other blocks during the scan test, and a step of feeding a scan clock with deviated phase for each block to be tested.
機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップとを有することを特徴とするスキャンテスト方法を提示する。 - 特許庁 - This loading test method for the building foundation includes: a first step of providing a foundation concrete slab 26 on the pile 22 constructed in the ground, the ground improving body 24 improving the ground 12, and the ground 12; and a second step of measuring the settlement amount and loaded weight of the foundation concrete slab 26 by adding the loaded weight to the foundation concrete slab 26.
本発明の建物基礎の載荷試験方法は、地中に構築された杭２２、地盤１２を改良した地盤改良体２４、及び、地盤１２の上に、基礎コンクリート版２６を設ける第一工程と、基礎コンクリート版２６に載荷荷重を付加して基礎コンクリート版２６の沈下量と載荷荷重を測定する第二工程と、を備えている。 - 特許庁 - This method for inspecting a semiconductor circuit comprises both an operation step for making the semiconductor circuit operate by changing over between a pass condition for passing an output pattern of the semiconductor circuit of when a test pattern is inputted and a specification step for specifying the faulty part of the semiconductor circuit on the basis of the output pattern of when the semiconductor circuit is made to operate.
試験パターンを入力したきの半導体回路の出力パターンがパスするパス条件とフェイルするフェイル条件とを途中で切り替えて動作させる動作ステップと、半導体回路を動作させたときの出力パターンを基に半導体回路の故障箇所を特定する特定ステップとを有する半導体回路の検査方法が提供される。 - 特許庁 - Subsequently, between a set (m) of marker IDs calculated by t-test and a set of marker IDs classified into the respective site genetic bands, the probability of overlapping marker IDs more than a predetermined number is calculated to perform similarity analysis (step S16), and the site genetic band where the analysis result satisfies predetermined conditions is selected (step S18).
次に、ｔ−検定により算出されたマーカＩＤの集団（ｍ）と、各サイトジェネティックバンドに分類されたマーカＩＤの集団（ｎ）との間で、所定数以上のマーカＩＤが重複する確率を算出して類似性分析を行い（ステップＳ１６）、分析結果が所定条件を満たすサイトジェネティックバンドを選出する（ステップＳ１８）。 - 特許庁 - Meanwhile, while the other access point 1 exists, an operation for sequentially transmitting the test radio wave at changed power is repeated while reducing the maximum value by one step at a time, and as a result, when the other access point 1 is not present any more, power obtained by increasing changed power at that point by one step is set as its own transmission power.
一方、他のアクセスポイント１が存在している間は、この最大値を１ステップずつ減少させながらこの変更電力でテスト電波を順次送信する動作を繰り返し、その結果、他のアクセスポイント１が存在しなくなった場合には、その時の変更電力を１ステップ分アップさせた電力を自己の送出電力として設定する。 - 特許庁 - The method includes a step for generating deficiency management information, as testing information, generated after performing the initialization to be verified on a testing disk obtained by generating a well- known physical deficiency on an empty testing disk and a step for confirming the testing information by using reference testing information about the initialization to be verified to provide the test result.
空テストディスク上に周知の物理的な欠陥を生成することによって得られるテストディスク上に検証する初期化を行った後に生成される欠陥管理情報をテスト情報として生成する段階及び、検証する初期化についての基準テスト情報を使用して前記テスト情報を確認してテスト結果を提供する段階を含む。 - 特許庁 - The TAP includes in its TAP block a linear feedback shift, register, a signature register with a plurality of inputs, a step counter, a shift counter, a step/shift controller, an MISR mask register, etc., and is capable of automatically creating BIST test patterns through the use of a TAP circuit and simultaneously loading them to a plurality of parallel scan paths over a whole digital circuit.
ＴＡＰはそのＴＡＰブロック内に、線形フィードバックシフトレジスタ、複数入力のシグニチャレジスタ、ステップカウンタ、シフトカウンタ、ステップ／シフトコントローラ及びＭＩＳＲマスクレジスタ等を含み、ＴＡＰ回路を用いてＢＩＳＴ試験パターンを自動的に作成すると同時にこれらをデジタル回路全体にわたる複数の並列スキャンパスへとロードすることが出来る。 - 特許庁 - The computer 2 carries out score entry processing which includes a step for reading the test paper 4 through the image scanner 3 to acquire the image information, a step for acquiring the student information and the grading information as text information by image-processing the marks of the image information, and a step for storing at least the acquired student information and the grading information in a storage section.
前記コンピュータ２は、イメージスキャナ３からテスト用紙４を読み取りそのイメージ情報を取得するステップと、前記イメージ情報の前記マークを画像処理することにより前記学生情報及び前記採点情報とをテキスト情報として取得するステップと、少なくとも取得された前記学生情報及び前記採点情報を記憶部に記憶させるステップとを含む成績記帳処理を行うことを特徴とする成績処理システム１である。 - 特許庁 - In the eddy current generation step S1, an AC current flows to a test coil which is brought into contact with or made proximate to the examinee after quenching and before annealing and an eddy current is generated in the examinee by a magnetic field induced by the AC current.
前記渦電流発生工程S1は、焼入れ後、焼き戻し前の被検体に接触、又は近接させた試験コイルに交流電流を流し、交流電流により誘導された磁界により、被検体に渦電流を発生させる工程である。 - 特許庁 - To provide a sand mold for casting with which even in the case of having a complicated inner surface in the shape of a casting object, a manufacture of the mold is easily performed in a short time and particularly, this sand mold can efficiently cope with the change of spatial shape and dimension in a test manufacturing step.
鋳造対象が形状的に複雑な内空間を有するものであっても、型製作を容易に短時間で行え、特に試作段階での空間形状・寸法の変更に効率よく対処し得る鋳造用砂型を提供する。 - 特許庁 - To provide an integrated circuit for eliminating, in higher probability, an integrated circuit that is doubtful to generate an initial failure in the same step as for an ordinary wafer test and for improving quality of the integrated circuit without rise in cost of the integrated circuit.
通常のウエハテストと同じ工程にて初期不良発生の疑いのある集積回路を高い確率にて除去でき、集積回路のコスト上昇なしに集積回路の品質を向上することのできる数積回路を提供する。 - 特許庁 - The method for screening an antiallergic agent or an anti-inflammatory agent candidate comprises a step of letting an IL-1 act on an IL-1 type II receptor or a cell expressing the receptor in the presence or absence of a test substance.
本発明は、試験物質存在下又は非存在下、ＩＬ−１タイプＩＩレセプターか、該レセプターを発現している細胞かにＩＬ−１を作用させるステップ等を含む、抗アレルギー薬又は抗炎症薬候補のスクリーニング方法を提供する。 - 特許庁 - All the path-fail data of a plurality of memory circuits built in a system LSI are stored in the failure analysis memory for collecting the path-fail data in a semiconductor memory test device, and the path-fail data are read from the failure analysis memory in batch (step S22).
半導体メモリのテスト装置内のパスフェイルデータ収集用不良解析メモリへ、システムＬＳＩに内蔵された複数のメモリ回路のパスフェイルデータをすべて格納し、その不良解析メモリから一括してパスフェイルデータを読み出す（ステップＳ２２）。 - 特許庁 - The semiconductor random access memory having a complex shape is provided with a ROM device storing an all latent row data pattern to be input to a memory cell array during test procedure, a variable step address generator, a comparing device, and a control device.
複雑な形状を持つ半導体ランダムアクセス・メモリが、試験手順の間に記憶セル・アレイに入力すべき悉くの潜在的な行データ・パターンを記憶するＲＯＭ装置、可変ステップ・アドレス発生器、比較装置及び制御装置を備えている。 - 特許庁
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