「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 34 35 36 37 38 39 40 41 42 .... 48 49 次へ＞- A multiplier 15 multiplies a difference ΔS between a current frame signal Sn and a previous frame signal Sn-1 by the correction factor, adding an obtained difference signal ΔS' to the current frame signal Sn by an adder 18 to obtain a final corrected signal Sn'.
乗算器１５は現フレーム信号Ｓｎと前フレーム信号Ｓn-1との差分ΔＳと補正係数を乗算し、得られた差分信号ΔＳ’を現フレーム信号Ｓｎに加算器１８で加算し、最終的な補正信号Ｓn’を得る。 - 特許庁 - A 1st memory unit and the adder simultaneously provides a plurality of intermediate coefficient signal pairs to a succeeding transform stage and 1st, and 2nd memory units simultaneously provide a plurality of the other intermediate coefficient signal pairs to the succeeding transform stage.
第１のメモリユニットおよび加算器は、複数の中間係数信号対を後続の変換段に同時に提供し、第１および第２のメモリユニットは、複数の他の中間係数信号対を後続の変換段に同時に提供する。 - 特許庁 - The correction level adaptive control section 22 decreases the amplitude of a correction signal which is added to an image signal S3 by an adder 15 when an absolute value of the amplitude of the high frequency component acquired by the subtracter 13 becomes greater than a referent value.
補正レベル適応制御部２２は、減算器１３で取得した高域周波数成分の振幅の絶対値が基準値を超えた場合に、加算器１５で映像信号Ｓ３に加算される補正信号の振幅を小さくする。 - 特許庁 - An adder unit 94 adds and combines the audio signal to which the gain is added, the created high-pass audio signal component and the created low-pass audio signal component, and the audio signal with the sound effect added thereto is created.
加算器９４は前記ゲイン付与されたオーディオ信号と、前記作成された高域のオーディオ信号成分と、前記作成された低域のオーディオ信号成分とを加算合成して効果音が付加されたオーディオ信号を作成する。 - 特許庁 - When the output of the SEL0 is a value indicating the establishment of branch, an SEL1 selects the output (branch destination address) of an adder 146, and when this is a value indicating the disestablishment of branch, selects the output (the next address of the instruction) of an adding circuit 145.
ＳＥＬ１はＳＥＬ０の出力が分岐成立を示す値ならば加算器１４６の出力（分岐先アドレス）を選択し、分岐不成立ならば加算回路１４５の出力（当該命令の次のアドレス）を選択する。 - 特許庁 - The edge emphasis device is provided with an edge extraction filter 6 to which a part of a Y signal generated from an image signal is inputted, a core ring circuit 7, an amplifier 8, and an adder 9 and constituted so as to superpose a luminance signal processed by respective components to the original image signal.
画像信号から生成されたＹ信号の一部が入力するエッジ抽出フィルタ６、コアリング回路７、アンプ８、加算器９を備え、これらで処理した輝度信号を元の画像信号に重畳させる。 - 特許庁 - The zero counting means 4-1 and 4-2 count the number of zero during the period until 1 appears for the first time from the least significant digit bits of the mantissa part M0 and M1 and an adder 5 sums up their zero count results of the mantissa parts M0 and M1.
零計数手段４−１及び４−２にて、仮数部Ｍ０及びＭ１の最下位ビットから１が現れるまでの０の個数をカウントし、仮数部Ｍ０及びＭ１の零計数結果を加算器５にて加算する。 - 特許庁 - A selector 15 selects the addition values of the addition value registers 12-14 based on the selection signals S25 and S26, and an adder 16 reads the address stored in the memory 11, and adds the addition value to this address for generating a new address.
選択器１５が、選択信号Ｓ２５，Ｓ２６に基づいて加算値レジスタ１２〜１４の加算値を選択し、加算器１６が、メモリ１１に格納されているアドレスを読出して該加算値を加えて新たなアドレスを生成する。 - 特許庁 - A preceding RF1 signal from elements A and D in a photodetector 10a of the optical disk drive, is delayed by only 2T at a delay element 15, and is added to a subsequent RF2 signal from elements B and C at an adder 16.
光ディスク装置のフォトディテクタ１０ａのうち先行する要素Ａ及びＤからのＲＦ１信号を遅延素子１５で２Ｔだけ遅延させ、後行の要素Ｂ及びＣからのＲＦ２信号と加算器１６で加算する。 - 特許庁 - An output of a delay element 34 is fed to a complementary digital filter 44 via a digital integration device 42 to a loop consisting of an analog adder 30, a comparator 32, a delay element 34, a 1-bit D/A converter 361 and an analog integration device 38.
アナログ加算器３０、比較器３２、遅延素子３４、１ビットＤ／Ａ変換器３６１及びアナログ積分器３８のループに対し、遅延素子３４の出力が、デジタル積分器４２を介して相補デジタルフィルタ４４に供給される。 - 特許庁 - By an adder part 24-AD forming a part of a RF amplifier 24, a sum signal S1_pi obtained from the reflected light of the preceding side spot 69-S1 and a sum signal S2_pi obtained from the reflected light of the backward going side spot 69-S2 are added.
ＲＦアンプ２４の一部を成す加算部２４−ＡＤは、先行サイドスポット６９−Ｓ１の反射光から得た和信号Ｓ１_ｐｉと後行サイドスポット６９−Ｓ２の反射光から得た和信号Ｓ２_ｐｉとを加算する。 - 特許庁 - The control unit 114 sets up the number of division blocks and block size in the case of addition processing according to the mode of operation at the time of photography, or the contents of addition processing, and directs them in the adder 105 through an animation/still picture processing selector 106.
制御部１１４は、撮影時の動作モードや積算処理の内容に応じて積算処理の際の分割ブロック数及びブロックサイズを設定し、動画／静止画処理切り換え部１０６を介して積算部１０５に指示する。 - 特許庁 - A peaking processing circuit 460 reads a luminance signal Y being stored in a Y signal memory 435a of the frame memory 435, differentiates it by a differentiation circuit 460a, and a differentiated signal is amplified by an amplifier circuit 460b and then added with the original luminance signal Y by an adder circuit 460c.
ピーキング処理回路460はフレームメモリ435のＹ信号メモリ435aに記憶されている輝度信号Ｙを読出して微分回路460aで微分し、微分信号を増幅回路460bで増幅した後加算回路460cで元の輝度信号Ｙと加算する。 - 特許庁 - The reception signal generated in an ultrasonic converter 1 is amplified in a receiving circuit 5 and is subjected to convolution arithmetic processing (first arithmetic means 8) composed of a delay circuit 6 and an adder circuit 7, the output thereof is stored into a memory 9.
超音波変換器１で発生した受信信号を受信回路５で増幅し、遅延回路６および加算回路７で構成される畳込み演算処理（第１演算手段８）を経て、その出力はメモリ９に記憶される。 - 特許庁 - The D/A converter circuit 10 includes: adder-subtractors/detectors 11-14 for creating a second digital signal resulting from superimposing a predetermined offset amount on an input digital signal Din; selectors 21-24; and D/A converters 31-34.
このＤ/Ａコンバータ回路１０は、入力デジタル信号Ｄinに所定のオフセット量を重畳した第２デジタル信号を作成する加減算器/検出器１１〜１４と、選択器２１〜２４とＤ/Ａコンバータ３１〜３４を備えた。 - 特許庁 - A multiplier 19 multiplies the obtained signals s8, s9, s14 to generate a contour emphasis signal s15, and an adder 20 adds the signal s15 to the signal of the target pixel to obtain a contour emphasized signal s16.
こうして、得られた信号ｓ８、ｓ９及びｓ１４を乗算器１９で乗算することで輪郭強調用の信号ｓ１５を生成し、加算器２０で注目画素の信号に加算し、輪郭強調済み信号ｓ１６を得る。 - 特許庁 - The LUT 3 outputs a correction data which is determined from the most significant four bit data of the current image data input from the signal source 1 and the most significant four bit data of the one frame preceding image data input from the frame memory 2, to the adder 4.
ＬＵＴ３は、信号源１から入力される現在の画像データの上位４ビットとフレームメモリ２から入力される１フレーム前の画像データの上位４ビットとから決まる補正データを加算器４に出力する。 - 特許庁 - A multiplier 33 multiplies the coefficient W_1 and image data Da by each other and a multiplier 35 multiplies the coefficient W_2 and delay image data, and an adder 39 adds the output of the multiplier 33 and the output of a select (3) circuit 28 together.
係数Ｗ_１ と画像データＤａを乗算器３３で乗算し、係数Ｗ_２ と遅延画像データを乗算器３５で乗算し、乗算器３３の出力とセレクト（３）回路３８の出力を加算器３９で加算する。 - 特許庁 - A branch metric (BM) value from a waveform equalizer 13, a past metric (P metric) from a metric register 55, and the minimum value of a P metric from a minimum value selection section 57 as a likelihood determination section are inputted to the adder 53 of a viterbi decoder 15.
ビタビ復号器１５の加算部５３に、波形等化器１３からブランチメトリック（ＢＭ）値、メトリックレジスタ５５から過去のメトリック（Ｐメトリック）、最尤判定部である最小値選択部５７からＰメトリックの最小値が入力される。 - 特許庁 - In a cross fade part 16, the quantization coefficients D16 and D17 are multiplied by coefficients α(t) and (1-α(t)) by adders 17 and 18, and they are added by an adder 19 so that a cross fade quantized coefficient D20 can be obtained.
クロスフェード部１６において、加算器１７，１８では量子化係数Ｄ１６，Ｄ１７に対してそれぞれ係数α（ｔ）、（１−α（ｔ））が乗算され、これらが加算器１９で加算されてクロスフェード量子化係数Ｄ２０となる。 - 特許庁 - A low-pass filter LPF1 extracts a low frequency component from a signal output 14 for a rear left channel speaker and a high-pass filter HPF1 extracts a high frequency component and an adder 27 sums them via amplifiers with coefficients K1, K3 respectively.
後方左チャンネルスピーカのための信号出力１４はローパスフィルタＬＰＦ１で低域を抽出しハイパスフィルタＨＰＦ１で高域を抽出しそれぞれ係数Ｋ１，Ｋ３を持った増幅器を介して加算器２７で加算する。 - 特許庁 - An adder 104 adds a correction value corresponding to a combination of the luminance value shown by an image signal of a n-th frame and the luminance value by the image signal of a (n+1)-th frame to the luminance value shown by the image signal of the n-th frame.
加算器１０４は、第ｎフレームの画像信号が示す輝度値と、第（ｎ＋１）フレームの画像信号が示す輝度値と、の組み合わせに対応する補正値を、第ｎフレームの画像信号が示す輝度値に加算する。 - 特許庁 - A coefficient to control the attenuation characteristic of the higher band in the LPF 41 is determined according to the level ratio A'/A of the level A' of the extracted component of high-frequency sound and the level A of the high-frequency sound added by the adder 43.
抽出された高周波音の成分のレベルＡ’と、加算器４３で加算された高周波音のレベルＡとのレベル比Ａ’／Ａに応じてＬＰＦ４１における高域の減衰特性を制御する係数を決定する。 - 特許庁 - The original transmission signal waveform data and the bias waveform data are digitally added by an adder 12, and bias added waveform data being the additional result are converted into analog signals by D/A conversion circuits 16 and inputted to the drive circuits 18.
原送信信号波形データとバイアス波形データとを加算器１２によりデジタル的に加算し、この加算結果であるバイアス加算済波形データをＤ／Ａ変換回路１６でアナログ信号に変換して、ドライブ回路１８に入力する。 - 特許庁 - The D-A conversion circuit 1A includes n-pieces of clamp voltage generating means (clamp circuits 12a to 12h), and a voltage adding means (adder 20) for adding voltages of n-pieces of bit digital signals generated by the n-pieces of clamp voltage generating means.
Ｄ／Ａ変換回路１Ａは、ｎ個のクランプ電圧生成手段（クランプ回路１２ａ〜１２ｈ）と、ｎ個のクランプ電圧生成手段が生成するｎビットのデジタル信号の電圧を加算する電圧加算手段（加算器２０）と、を含む。 - 特許庁 - The amplitudes of the signals VDPD and VPP are respectively controlled in an appropriate manner by a CPU90, added by an adder 102 and tracking error signals TE are generated.
ＤＰＤ方式トラッキングエラー信号Ｖ_ＤＰＤとＰＰ方式トラッキングエラー信号Ｖ__ＰＰの振幅は各々ＣＰＵ９０の制御の下に適切に制御され、加算器１０２により加算され、トラッキングエラー信号ＴＥが生成される。 - 特許庁 - The high sensitivity image signals and the low sensitivity image signals gradation-converted by the gradation conversion LUTs 132 and 134 are respectively added in an adder 136 and then outputted to a gradation conversion LUT 140.
前記階調変換ＬＵＴ１３２及び１３４によって階調変換された高感度画像信号及び低感度画像信号はそれぞれ加算器１３６で加算された後、階調変換ＬＵＴ１４０に出力される。 - 特許庁 - In the image display method, subtraction from pixel data Din is performed and image data 12 is generated by expansion onto a memory 12 by providing a CPU 11 with a subtracter 11a and providing a display controller 41 with an adder 41b.
画像表示方法は、ＣＰＵ１１に減算器１１ａを設け、表示コントローラ４１に加算器４１ｂを設けることで、ピクセルデータＤｉｎに対して減算を行い、メモリ１２上へ展開して画像データＤ１２を作成する。 - 特許庁 - Thus, two input data simultaneously read from the RAM-DF 21 and the RAM-DS 22 are added by an adder 4, and multiplication of the filter coefficient read from a RAM-CE 31 to the additional value is performed by a multiplier 5.
このようにＲＡＭ−ＤＦ２１およびＲＡＭ−ＤＳ２２から同時に読み出した２つの入力データを加算器４で加算して、その加算値にＲＡＭ−ＣＥ３１から読み出したフィルタ係数を乗算器５で乗算する。 - 特許庁 - An orthogonal modulating means consisting of an oscillator 4, a 90° phase shifter 5, mixers 6 and 7, and an adder 8 modulates two local signals LOI and LOQ which become mutually orthogonal carriers with the two base-band signals BBI and BBQ.
発振器４、９０度移相器５、ミキサ６，７及び加算器８からなる直交変調手段は、互いに直交する搬送波となる２つのローカル信号ＬＯＩ，ＬＯＱを２つのベースバンド信号ＢＢＩ，ＢＢＱで変調する。 - 特許庁 - A 3-port adder 64 adds these outputs and a photo-diode value (Pd), thereby removing the contour line caused by multiplying the ratio of the photo-diode integration time to the stray diffusion integration time to the stray diffusion information.
３ポート加算機６４は、これらの出力およびフォトダイオード値（Ｐｄ）を加算し、浮遊拡散情報にフォトダイオード集積時間対浮遊拡散集積時間の比率を乗算したことで生じる輪郭線を除去する。 - 特許庁 - An adder 146 sums the line address generated by the line address generating circuit 145 and the address in the line generated by the Y pixel counter 143 to generate an address for the Y data when they are written in the memory.
加算器１４６は、ラインアドレス発生回路１４５により発生されたラインのアドレスと、Ｙピクセルカウンタ１４３により発生されたライン内のアドレスとを加算することにより、Ｙデータのメモリ内に書き込む際のアドレスを発生する。 - 特許庁 - An adder 160 extracts the difference between the detected value of the quantity of circulating power detected with the power detector 140 and the fixed command value of the quantity of circulating power inputted separately, and outputs the obtained difference.
加算器１６０は、電力検出器１４０により検出される電力融通量検出値と、別に与えられる一定の電力融通量指令値を入力してその差分を抽出し、得られた差分を出力する。 - 特許庁 - Signal transfer circuits 103, 104, and 101 which reduce influence on input of the resonator 92 due to a spike noise of the quantizer 95 are connected between an input of the adder Add and the input of the resonator 92.
また、量子化器９５のスパイクノイズによる共振器９２の入力への影響を低減する信号伝達回路１０３、１０４、１０１が、加算器Ａｄｄの入力と共振器９２の入力との間に接続される。 - 特許庁 - Signal intensity variation parts 30 and 31 decrease the levels of output signals of the FFT processing part and the modulator to a half and an adder part 40 adds the signals after adjusting them into signals of the same time on the time series.
信号強度変更部３０、３１はそれぞれ、ＦＦＴ処理部及び変調器の各出力信号の強度を半分にし、加算部４０は、それらを時系列上で同じ時間の信号となるように調節した後に加算する。 - 特許庁 - A signal extracted by a microphone 6 arranged in a null area of the speaker unit 2 is supplied to the adder 4c of the adding part 4 through a microphone amplifier 9 and a bandpass filter 7, and noise increased by noise canceling is canceled.
スピーカユニット２のヌルエリアに配置されたマイクロホン６により取り出された信号がマイクアンプ９およびバンドパスフィルタ７を介して加算部４の加算器４ｃに供給され、ノイズキャンセリングによって増大したノイズがキャンセルされる。 - 特許庁 - A multi-stage register 15 latches the correlation obtained from the matched filter 11 firstly and an adder 13 sums the latched correlation to the correlation obtained by the matched filter 11 secondly to calculate the final correlation.
１回目にマッチドフィルタ１１により得られる相関値を多段レジスタ１５に保持しておき、これを２回目にマッチドフィルタ１１により得られる相関値と加算器１３により加算することで最終的な相関値を算出する。 - 特許庁 - Furthermore, coil voltages extracted from adders 406U, 406V and 406W are added by an adder 808 through diodes 807U, 807V and 807W and an addition signal is supplied to a regeneration voltage distinguishing unit 809.
さらに加算器４０６Ｕ、４０６Ｖ、４０６Ｗから取り出されるコイル電圧が、ダイオード８０７Ｕ、８０７Ｖ、８０７Ｗを通じて加算器８０８で加算され、この加算信号が回生電圧判別器８０９に供給される。 - 特許庁 - The subtractor 23 replaces an internal capacitor in a second hold mode, to subtract the analogue voltage Vr2A from the voltage acquired by addition at the adder 22, and outputs the subtracted voltage to a next stage as a residual voltage Vres2A2.
減算部２３は、第２のホールドモードになると、内部のキャパシタを入替え、加算部２２において加算された電圧からアナログ電圧Ｖｒ２Ａを減算し、その減算した電圧を残差電圧Ｖｒｅｓ２Ａ２として次ステージへ出力する。 - 特許庁 - A pulse modulation circuit 13 modulates pulse signals P1, P2 given by a plurality of pulse generators 18 by the vertical modulation signal VM and modulated pulse signals P1a, P2a are given to another input terminal of the adder 14.
パルス変調回路１３は、複数のパルス発生部１８により与えられたパルス信号Ｐ１，Ｐ２を垂直変調信号ＶＭで変調し、変調されたパルス信号Ｐ１ａ，Ｐ２ａを加算器１４の他方の入力端子に与える。 - 特許庁 - The signal from the synchronization detector 45 is performed the logic operation EXCLUSIVE OR with an output signal from the encryption unit 20 at the adder 14, which encrypts the signal parts except horizontal / vertical synchronizing signals and a blanking signal to extract the encrypted signal.
同期検出器４５からの信号は、加算器１４で暗号器２０の出力信号と排他的論理和演算されることにより、水平・垂直同期信号及びブランキング信号を除く部分が暗号化されて取り出される。 - 特許庁 - The subtractor 23 subtracts an analogue voltage Vr2A from the voltage obtained by addition at the adder 22 in a first hold mode, and outputs the subtracted voltage to a next stage as a residual voltage Vres2A1 in this stage.
減算部２３は、第１のホールドモード時、加算部２２において加算された電圧からアナログ電圧Ｖｒ２Ａを減算し、その減算した電圧をこのステージにおける残差電圧Ｖｒｅｓ２Ａ１として次ステージへ出力する。 - 特許庁 - To provide a module type electronic device which can surely discriminate respective functional modules without setting a complicated address number and also without using an adder circuit and a comparator circuit and is flexibly adaptable to the increase and decrease of the functional modules.
複雑なアドレス番号を設定することなく、また加算回路、比較回路も用いずに確実に各機能モジュールを識別することができ、機能モジュールの増減にも柔軟に対応することができるモジュール型電子機器を提供する。 - 特許庁 - An adder 403 sums both outputs via band pass filters 410, 103 respectively, an analog/digital converter 404 samples the sum, and a digital processing means 405 separates the sampled signal into demodulation signals A, B.
両者の出力はそれぞれ帯域通過フィルタ４１０および１０３を経て加算器４０３で加算されＡ／Ｄ変換器４０４によりサンプリングされ、ディジタル処理手段４０５により復調信号Ａ及びＢに分離される。 - 特許庁 - Multiplier circuits 16, 17 and an adder circuit 18 apply weighted sum to the interpolation data based on a gain (g) and an image composition circuit 19 converts the current field image by using the result of the sum.
これらの補間データは乗算回路１６、１７および加算回路１８によりゲインｇに基づいて重み付け加算され、この加算結果を用いた現在のフィールド画像の変換が画像合成回路１９によって行われる。 - 特許庁 - Then, an adder 405 adds a quantization step average value of source data to the weighting value 72, and finally, a multiplier 406 multiplies a resultant value by a step value adjustment coefficient α(>1), to obtain a converted quantization step value Qstep_AVC.
次に、加算器４０５において、ソースデータの量子化ステップ平均値と重み付け値７２を加算し、最後に、乗算器４０６において、ステップ値調整係数α（＞１）を乗算して、変換後の量子化ステップ値Ｑｓｔｅｐ＿ＡＶＣを得る。 - 特許庁 - As a result, a pseudo-lock is prevented in a timing recovery PLL 54 drawing the phase of a clock signal CLK into a judgment signal S13 outputted from an adder 62 based on the output signal S11 and the feedback signal S12.
この結果、出力信号Ｓ１１と帰還信号Ｓ１２に基づいて加算器６２から出力される判定信号Ｓ１３にクロック信号ＣＬＫの位相引き込みを行うタイミングリカバリＰＬＬ５４における疑似ロックを防ぐ。 - 特許庁 - In the signal band collective direction control section 200-1, the output signals of two antennas are composed by complex multipliers 101-1, 102-1, an adder 20-1, a correlation computing unit 30-1, and a complex coefficient computing unit 40-1.
信号帯域一括指向制御部２００−１では、複素乗算器１０１−１、１０２−１、加算器２０−１、相関演算器３０−１、複素係数演算器４０−１により２本のアンテナの出力信号を合成する。 - 特許庁 - A clamp means 102 clamps an input signal in a form of being superimposed on a fluctuating DC component at no signal to reset an integrator 106, and a sample-hold means 107 holds the output voltage of an adder 105 as a reference value.
変動する直流成分に重畳した形の入力信号に対し、無信号時の入力信号をクランプ手段102でクランプし、積算器106をリセットし、加算器105の出力電圧を基準値としてサンプルホールド手段107に保持する。 - 特許庁 - The correcting integrator 12 includes a low-pass filter 13 and a high-pass filter 14 that have the cutoff frequency ωc, and an adder 16 that outputs the estimated d-axis magnetic flux φd by adding outputs from both filters 13 and 14.
修正積分器１２は、同じカットオフ周波数ωｃを有するローパスフィルタ１３及びハイパスフィルタ１４、及びこれら二つのフィルタの出力を加算して推定ｄ軸磁束φｄを出力する加算器１６も有している。 - 特許庁
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