「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 35 36 37 38 39 40 41 42 43 .... 48 49 次へ＞- A controller 170 receives the input of the difference between the detected value of the quantity of circulating power from the adder 160 and the command value of the circulating power and generates a control output signal for zeroing this difference, thereby controlling the interconnecting device 150.
制御装置１７０は、加算器１６０からの電力融通量検出値と電力融通量指令値との差分を入力してこの差分を零にするための制御出力信号を生成し、連系装置１５０を制御する。 - 特許庁 - Then, the present integral value is input to the subtractor 78, which subtracts the multiplied value from the integral value to be output, to the adder 74, the integral value {(the integral value)-(the integer part)×(1-centering factor)}, subjected to the centering process.
また、この減算器７８には、現在の積分値も入力され、この積分値から前述の乗算値を減算して、センタリング処理が施された積分値｛積分値−整数部×（１−センタリング係数）｝を加算器７４に出力する。 - 特許庁 - An image adder 16 adds the moving image data M0 or the color-reduced image data R1 to an e-mail body E1, and an e-mail transmitter 18 transmits an e-mail E2 with the image to the terminal device 3 of the transmission destination.
画像添付部１６がメール本体Ｅ１に動画像データＭ０または減色動画像データＲ１を添付して、メール送信部１８が送信先の携帯端末装置３に画像が添付された電子メールＥ２を送信する。 - 特許庁 - The CX (1) bit is calculated on the assumption that a line carry-out bit from the second line consisting of the adder cells preceding the first line is 1 and the CX (0) bit is calculated on the assumption that the line carry-out bit from the second line is zero.
Ｃ_X（１）ビットは、第一行に先行する加算器セルからなる第二行からの行キャリィアウトビットが１であると仮定して計算され、且つＣ_X（０）ビットは、第二行からの行キャリィアウトビットが０であると仮定して計算される。 - 特許庁 - Furthermore, a dashed line part (the contact-voltage generation circuit 3, switching amplifier 4, and adder circuit 5) is added before a Y-display amplifier 9, and X and Y displays are both set to the reverse mode, thus obtaining four images that are symmetrical in the vertical and lateral directions.
さらに、図１一点鎖線部（定電圧発生回路３、切り換えアンプ４、加算回路５）をＹ表示アンプ９の前に追加して、Ｘ、Ｙ表示共に反転モードにすると上下左右対称な４つの像が得られる。 - 特許庁 - Video data converted into digital data by an A/D converter 21 is outputted to an adder 24 by a switch 23 which is controlled based on a signal inputted from a comparator 22 when a video signal is lower than a threshold level.
Ａ／Ｄコンバータ２１でデジタルデータに変換された映像データは、比較器２２から入力される信号を基に制御されるスイッチ２３により、映像信号がスレッショルドレベルより低い場合に、加算器２４に出力される。 - 特許庁 - This steering system includes an adder 10, a controller 12, a servomotor 14, a two-way flow fixed displacement hydraulic pump 15, and cylinders 50a, 50b, and in the controller, the cylinders 50a, 50b are operated to steer a rudder 60.
船舶用操舵システムにおいて、加算器１０、コントローラ１２、サーボモータ１４、２方向流れ固定容量油圧ポンプ１５、シリンダ５０ａ、５０ｂを設け、コントローラにおいてシリンダ５０ａ、５０ｂを操作し、舵６０を操舵可能とする。 - 特許庁 - Then the comparator circuit 3 compares an output of the operational amplifier 1 with the level E0, a counter 6 counts up by one for each prescribed time according to the comparison result, and a D/A converter 7 gives an analog value corresponding to the count to a resistor R3 of the adder circuit.
そして比較回路３でオペアンプ１の出力とＥ_0 を比較し、その結果によりカウンタ６は所定時間毎に１カウントし、ＤＡＣ７はそのカウント値に対応するアナログ値を加算回路の抵抗Ｒ_3 に供給する。 - 特許庁 - When it is detected that the sound data correspond to the silence, in addition, the data corresponding to a very small direct current outputted from a DC component outputting section 61 and the output data of the filter 10 are added to each other by means of an adder 62.
こうして、無音に対応することが検出されると、ＤＣ成分出力部６１から出力される微小な直流に対応するデータと、補間フィルタ１０の出力データとが加算器６２で加算される。 - 特許庁 - The adder unit 42 subtracts an output of the filter unit 46 from the received reproduction signal to eliminate inter-code interference and nonlinear distortion included in the reproduction signal from the reproduction signal and provides the result to the Viterbi detector 43.
加算部４２は、入力された再生信号からフィルタ部４６の出力を減算して、再生信号に含まれる符号間干渉や非線形歪を再生信号より除去し、それをビタビ検出器４３に供給する。 - 特許庁 - The information syt read from 1st and 2nd syt reception FIFO 12k, 12l is added to a prescribed offset set for each transmission node at adder sections 18a, 18b and the sum is given to a synchronization section 19.
第１，第２のｓｙｔ用受信ＦＩＦＯ１２ｋ，１２ｌから読み出されたｓｙｔは、それぞれ、加算部１８ａ，１８ｂにおいて送信ノード毎に設定された所定のオフセット値と加算され同期化部１９に入力される。 - 特許庁 - Required processing is performed to video signals outputted from the respective imaging devices in the time-division manner by an A/D converter 100, an HPF 52, a gate circuit 54 and an adder 56 so as to obtain a focus evaluated value showing the contrast of an image.
各撮像素子から出力された映像信号に対して時分割で所要の処理をＡ／Ｄ変換器１００、ＨＰＦ５２、ゲート回路５４、加算器５６により施し画像のコントラストを示す焦点評価値を求める。 - 特許庁 - Then, the added output voltage of the adder 43 decides on the input level to a demodulator 40, and thereby only one A/D converter for performing A/D conversion of a signal for input level decision is needed.
したがって、加算器４３の加算出力電圧によって復調器４０への入力レベルが判定されることになって、入力レベル判定のための信号をＡ／Ｄ変換するＡ／Ｄ変換器は１つで足りることになる。 - 特許庁 - Multipliers 202, 205 and an adder 203 receive the image data associated with the detection area as detection area image data, and average the detection area as detection area image data per column of image sensor to form averaged image data.
乗算器２０２及び２０５と加算器２０３とは検出領域に対応付けられた画像データを検出領域画像データとして受け、この検出領域画像データを撮像素子の列毎に平均化して平均化画像データとする。 - 特許庁 - This enables a dither circuit 15 to be shared among all color components and reduces the gate number of an adder or the like because the n-bit digital signals of each color component are input sequentially to an integral circuit 12 as well.
これにより、ディザ回路１５を各色成分に対して共通化することができ、また、積分回路１２も所定ｎビットの各色成分のディジタル信号が順次入力されるから、加算器などのゲート数を低減することができる。 - 特許庁 - The input signals and the filter coefficients are individually multiplied by a multiplier, cumulative addition processing is applied to the processed result by the multiplier using an adder, and the result is outputted as output signal data.
乗算器により、個々の入力信号と個々のフィルタ係数とを乗算した後、加算器により、乗算器により得られた処理結果に対して、累積加算処理を実行して、結果を出力信号データとして出力する。 - 特許庁 - Color halftone display is made by shifting a direct-current level of a component corresponding to the hue added from the RGB with a DC shift circuit 16 after output signal from the adder circuit 12 for each of the RGB is attenuated with an amplifier 14.
カラーハーフトーン表示は、ＲＧＢそれぞれについて加算器１２の出力信号をアンプ１４で減衰した後、ＲＧＢのうち付加する色相に応じた成分の直流レベルをＤＣシフト回路１６でシフトさせて行う。 - 特許庁 - An adder 14 adds total N of image signals rotated by the image- rotating device 13, and the added image signals are damped into 1/N gain by a damper 15 and stored to a frame memory 16 for displaying.
加算器１４は画像回転装置１３によって回転されたＮ枚の像の信号をすべて加算し、その加算された像信号は減衰器１５により（１／Ｎ）倍の利得で減衰されて、表示用のフレームメモリ１６に記憶される。 - 特許庁 - An adder 22 adds a multiplied value nxXST of the multiplier 21 and the address m set in the X address counter and the added value nxXST+m is made to be the access address with respect to the picture memory arranged in a one dimensional manner.
加算器２２は、乗算器２１の乗算値ｎ×ＸSTとＸアドレスカウンタにセットされたＸアドレスｍとを加算し、その加算値ｎ×ＸST＋ｍを一次元的に配列された画像メモリに対するアクセスアドレスとする。 - 特許庁 - Then, image data is compensated and generation of variation of display on the screen is prevented by multiplying gain for compensation with a multiplier 22 and adding offset for compensation with an adder 28 according to the pixel position of inputted image data.
そして、入力画像データの画素位置に応じて乗算器２２で補正用ゲインを乗算し、加算器２８で補正用オフセットをを加算することで画像データの補正が行え、画面上の表示のばらつき発生を防止できる。 - 特許庁 - Two input signals A and B are modulated with mutually orthogonal identification signals F1 and F2 respectively and the two modulated signals AM and BM are added together by an adder 13 to generate one composite signal K.
２つの入力信号Ａ，Ｂに互いに直交する識別信号Ｆ１，Ｆ２でそれぞれ変調をし、変調された２つの被変調信号ＡＭ，ＢＭを加算器１３で加算して１つの合成信号Ｋとして生成する。 - 特許庁 - The adder 7 adds the addition signal which is opposite in phase and nearly equal in level to the disturbance wave signal included in the input radio signal to the radio signal, so the level of the disturbance wave signal in the radio signal becomes low.
加算器７では、入力された無線信号に、その無線信号に含まれる妨害波信号と逆位相でレベルがほぼ同じである加算信号が加算されるので、無線信号中の妨害波信号のレベルが小さくなる。 - 特許庁 - A delay circuit, multiplier, adder, subtractor, divider circuit, inverse sine circuit and coefficient generating circuit are used for a frequency demodulation circuit, using digital signal processing to improve the circuit in performance.
デジタル信号処理を用いた周波数復調回路で、遅延回路、乗算器、加算器、減算器、割算回路、逆正弦回路および係数発生回路を使用して、周波数復調回路を高性能化し得るようにするものである。 - 特許庁 - White noise signals from a white noise generator 9 are superimposed on digitized microphone input signals in an adder 10 and they are turned to reference input signals X and inputted to a reference input signal buffer 3.
ディジタル化されたマイク入力信号に白色雑音発生器９からの白色雑音信号が加算器１０にて重畳されて参照入力信号Ｘとなって参照入力信号バッファ３に入力される。 - 特許庁 - An adder 17 adds the frequency component higher than the prescribed frequency in the result of the mathematical operation of the multiplier 14 to the frequency component lower than the aforementioned Nyquist frequency in the audio waveform data upsampled by an upsampler 11.
加算器１７は、アップサンプラ１１によりアップサンプリングされたオーディオ波形データの中の、先のナイキスト周波数以下の周波数成分に、乗算器１４の演算結果の中の、所定の周波数以上の周波数成分を加算する。 - 特許庁 - With such a constitution, a memory capacity to be required is largely reduced, and correction of an ordinate is realized only by adding a remarkably small circuit (adder 17) related only to the ordinate (YYYYyy).
以上の構成に従えば、必要とされるメモリー容量を大幅に削減でき、縦軸座標（ＹＹＹＹｙｙ）のみに関連する格段に小さい回路（加算器１７）の追加のみで縦軸座標の補正処理を実現することができる。 - 特許庁 - Then, the linear adder arrays (146, 147, 148) add the first sum and the second sum so that expression in the carry preservation system of product bits (that is, the bits of a product to be generated by multiplying the first operand by the second operand) can be generated.
次いでリニア加算器アレイ(146,147,148)が、これら第１の和と第２の和とを加算して、積ビット（即ち、第１のオペランドに第２のオペランドを乗算することにより生成される積のビット）の桁上げ保存式の表現が生成される。 - 特許庁 - An offset code is given to an electronic volume 1-1 for adjusting the bias voltage of the adder circuit 7-2 and the electronic volume 1-1 adjusts an input voltage of the analog/digital converter 7-3 to be a voltage not causing an offset from an original reference value.
加算回路７−２のバイアス電圧を調整する電子ボリューム１−１にオフセットコードを与え、Ａ／Ｄ変換器７−３の入力電圧が本来の基準値からオフセットを生じない電圧となるように調整する。 - 特許庁 - An adder 4 sums outputs of the weight multipliers 3 and a weight control section 5, which is compatible with the multi-carrier signal uses the composite signal and a replica of the known signal in the multi-carrier signal to update the weight, so as to apply beam control to the adaptive array antenna.
各ウエイト乗算器３の出力を加算器４で合成し、マルチキャリア信号対応ウエイト制御部５で、前記合成信号とマルチキャリア既知信号レプリカを用いて、ウエイトを更新し、アダプティブアレーアンテナのビーム制御を行う。 - 特許庁 - On the other hand, when the voltage at the terminal 33b of the multiplier 33 is negative, the phase of the high frequency signal of the antenna 11 is inverted, the inverted signal is applied to the adder 34, and the sum of the high frequency signals of the antennas 11 and 21 is outputted from the terminal 34c.
一方、乗算器３３ｂの電圧が負であれば、空中線１１の高周波信号の位相は反転し、加算器３４に加えられ空中線１１，２１の高周波信号の和が３４ｃから出力される。 - 特許庁 - The correction amount of the minimum generated output (minus value) is added to the minimum reference value of the generated output (plus value) by an adder 29 to determine the minimum generated output after correction, and it is used for the minimum generated output of a fuel cell.
そして、加算器２９により、発電電力下限基準値（＋の値）に対して、下限発電電力補正量（−の値）を加算して補正後下限発電電力を求め、これを燃料電池の下限発電電力とする。 - 特許庁 - The mobile phone is provided with a voice coder 18 for recording and reproducing and an adder 17, transmits a background tone during a speech under the control of switches 12 and 13 and records the background tone from a transmitter 16.
携帯電話機に、録音再生のための音声符号器１８と加算器１７を備え、スイッチ１２、１３の制御により、通話中の背景音の送出と、送話器１６からの背景音の録音とを行えるようにする。 - 特許庁 - A command position counter 67 reads a ram position from the ram moving pattern, the read value and the actual ram 5U position detected from a ram position detector 11 are added by an adder 73, a rotation of the AC servo motor 39 is controlled.
指令位置カウンタ６７がラム移動速度パターンからラム位置を読み取り、読み取った値とラム位置検出器１１により検出される実際のラム５Ｕ位置とを加算器７３で加算してＡＣサーボモータ３９の回転を制御する。 - 特許庁 - The output of the circuit 3 and the value of time setting data are added by an adder 4 and the result of this adding and the output of the counter 1 are compared with each other by a coincidence circuit 5 to output a timer output signal when they are coincident with each other.
カウント値ラッチ回路３の出力と時間設定データの値が加算器４で加算され、この加算結果とＮビットカウンタ１の出力が一致回路５で比較され、一致していればタイマ出力信号が出力される。 - 特許庁 - A first total adder 17 adds up the whole multiplication and accumulation result data shifted by the shifters Z1-Z4, such that numerical values whose absolute values in symmetrical positions of the columns are equal are multiplied.
第１の総加算器１７は、これら各シフト器Ｚ１〜Ｚ４をシフトされる積和結果データであって、それら各列の対称位置にある互いに絶対値が等しい数値が積算される積和算結果データどうし全体を加算する。 - 特許庁 - Two of three kinds of PN codes among spreading code generators 534(1)-534(3) are input and added in an adder 536, and the added result is processed by using the FFT method and stored in a memory 538.
拡散符号発生部５３４（１）〜５３４（３）からの３種類のＰＮ符号のうちの２種類を加算部５３６に供給して加算し、その加算結果をＦＦＴ処理部５３７においてＦＦＴ処理してメモリ５３８に格納する。 - 特許庁 - On the basis of the parameter γi for calculating the compensated tension imparted from the compensator, the 2nd computing element 11c calculates the tension torque TFi, further calculates the tension using the obtained tension torque TFi and outputs it to an adder 12.
第２演算器11c は、補償器11b から与えられた補正張力算出用パラメータγ_i に基づいて、張力トルクＴＦ_i を演算し、得られた張力トルクＴＦ_i を用いて張力を算出し、それを加算器12へ出力する。 - 特許庁 - The PWM control part 46 sets duties D1 and D2 matched to the motor control value Vc outputted by the adder part 45, and outputs PWM control signals according to the duties D1 and D2 to a motor drive circuit 1.
ＰＷＭ制御部４６は、加算部４５が出力するモータ制御値Ｖcに対応するデューティＤ１，Ｄ２を設定し、このデューティＤ１，Ｄ２に応じたＰＷＭ制御信号をモータ駆動回路１に向けて出力する。 - 特許庁 - The horizontal-position control operation part 100f calculates an absolute displacement amount which is a car displacement amount from a predetermined reference position in the horizontal surface, based on the first displacement amount and the second displacement amount from the adder 100e.
水平位置制御演算部１００ｆは、加算器１００ｅからの第１の変位量及び第２の変位量に基づいて、水平面における所定の基準位置からのかごの変位量である絶対変位量を算出する。 - 特許庁 - A noise mixed into the noise detection line NL is subjected to phase inversal by a phase inverter 27 while keeping the amplitude, as it is, and added to a voice signal on the voice signal line AL by means of an adder 23.
ノイズ検出ラインＮＬに混入したノイズを位相反転器２７において、振幅をそのままに位相を反転させ、この位相を反転させたノイズを加算器２３により音声信号ラインＡＬの音声信号に加算する。 - 特許庁 - An adder 31 adds a frequency component of 3,400 Hz or over with an adjusted frequency characteristic to an original narrow band voice component with a frequency band of 300 Hz-3400 Hz from an up-sample circuit 25.
加算器３１は、周波数特性調整部２６で周波数特性が調整された３４００Ｈｚ以上の周波数成分をアップサンプル回路２５からの周波数帯域３００Ｈｚ〜３４００Ｈｚの元の狭帯域音声成分に加算する。 - 特許庁 - This device is composed of an actuator driver, back electromotive voltage detecting circuit including the actuator and an electronic volume, back electromotive voltage feedback circuit, level detecting circuit for back electromotive voltage, D/A converter, temperature sensor, acceleration sensor, adjusting controller, switch, and adder.
アクチュエータドライバとアクチュエータおよび電子ボリュームを含む逆起電圧検出回路と逆起電圧帰還回路と逆起電圧のレベル検出回路とD/Aコンバータと温度センサと加速度センサと調整コントローラとスイッチと加算器とで構成される。 - 特許庁 - The adder 10 adds the first opening signal and a second opening signal computed by the function generator 11 on the basis of inputted fuel flow, and outputs an opening command signal to a temperature regulating valve 9 for regulating the steam quantity.
加算器１０は関数発生器１１が入力される燃料流量に基づいて演算した第２開度信号と第１開度信号とを加算し、蒸気量を調節する温度調節弁９に開度指令信号を出力する。 - 特許庁 - A DC offset comparator 27 subtracts αfrom the desired DC offset value X of a desired DC offset memory 23 and the result X-α is held in a latch circuit 29, then digital/analog converted in a D/A(digital/analog) converter 31 and supplied to an adder 3.
ＤＣオフセット比較器２７は、所望ＤＣオフセットメモリ２３の所望ＤＣオフセット値Ｘからαを減算し、この結果Ｘ—αをラッチ回路２９に保持じた後、Ｄ／Ａ変換器３１でデジタル−アナログ変換して加算器３に供給する。 - 特許庁 - A key signal to separate a high luminance part and a low luminance part is produced from the long time exposure signal, and an adder 12 sums output signals of amplifiers 8, 10 by changing a mixing ratio K between the long time exposure signal and the short time exposure signal depending on the key signal.
高輝度部分と低輝度部分を切り分けるキー信号が、長時間露光信号から生成され、長時間露光信号と短時間露光信号の混合比Ｋを、キー信号に応じて変化させながら、加算器１２により加算する。 - 特許庁 - A mantissa part adder 12 and a post-rounding normalization judgment circuit 16 input the high-order m+1 [bits] of A and the high-order m [bits] of B and respectively output mantissa part added results C0 and C1 (=C0+1), carry X and a post- rounding normalization signal G.
仮数部加算器１２、丸め後正規化判定回路１６は、Ａの上位ｍ＋１［ビット］、Ｂの上位ｍ［ビット］を入力し、それぞれ、仮数部加算結果Ｃ０，Ｃ１（＝Ｃ０＋１），桁上がりＸ、丸め後正規化信号Ｇを出力する。 - 特許庁 - A second digital/analog converter 1-22 converts the distortion compensation signal for compensating nonlinear distortion in an analog circuit section such as a power amplifier 9-6 and gives the analog signal to the adder 1-3 through a delay element 1-23.
また、電力増幅器９−６等のアナログ送信回路部における非線型歪を補償する歪補償信号を、第２のディジタルアナログ変換器１−２２でアナログ信号に変換し、遅延素子１−２３を等して加算器１−３に入力する。 - 特許庁 - When a carry signal 204 is generated in the adder 203, the code length of the connection code exceeds sixteen bits, so that a signal indicating that the 16-bit length part of the connection code is a fixed length code is outputted from a terminal 208.
そして、加算器２０３にキャリー信号２０４が発生した場合は、連結コードのコード長が１６ビットを超えた場合であり、該連結コードの当該１６ビット長分が固定長コードであることを示す信号を端子２０８より出力する。 - 特許庁 - This filter consists of an input terminal 101, a data-generating part 102, selectors 103 to 108, multiplication circuits 109 to 115, a coefficient- generating part 116, an adder 117 and an output terminal 118.
本発明の第１の実施形態であるデジタルフィルタは、入力端子１０１と、データ生成部１０２と、セレクタ１０３〜１０８と、乗算回路１０９〜１１５と、係数生成部１１６と、加算器１１７と、出力端子１１８と、を有して構成される。 - 特許庁 - In this arithmetic processor, a plurality of unit arithmetic circuits each having a first register 16, a second register 17, a first selector 18, a second selector 19, a third selector 20, a bit shifter 21, a subtracter 22, an adder 23 and an absolute value arithmetic operator are arranged.
演算処理装置は、第１レジスタ１６、第２レジスタ１７、第１セレクタ１８、第２セレクタ１９、第３セレクタ２０、ビットシフタ２１、減算器２２、加算器２３、絶対値演算器を有する単位演算回路が複数個配列されて構成される。 - 特許庁
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