「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 39 40 41 42 43 44 45 46 47 48 49 次へ＞- In this radio communication system, reception signals received by plural antenna elements 4a to 4d in the base station 1 are down-converted by every different frequency by frequency converters 7a to 7d, after that, multiplexed by an adder 9 and a sub-carrier wave multiplexed signal is generated.
本発明の無線通信システムは、基地局１内の複数のアンテナ素子４ａ〜４ｄで受信した受信信号を周波数変換器７ａ〜７ｄで異なる周波数ごとにダウンコンバートした後、加算器９で合波して副搬送波多重信号を生成する。 - 特許庁 - An AM modulator 14 generates an AM modulated wave S5 from the motor control signal S4, the AM modulated wave S5 and the synthetic voice signal S3 are synthesized by an adder 15, and are sent out to an audio line 3 as a synthetic sound electric signal S6 from a sound board 16.
ＡＭ変調器１４はモータ制御信号Ｓ４からＡＭ変調波Ｓ５を生成し、ＡＭ変調波Ｓ５と合成音声信号Ｓ３は加算器１５により合成され、サウンドポード１６から合成音電気信号Ｓ６としてオーディオライン３に送出される。 - 特許庁 - The weighting adder circuit summates outputs of the circuits 36, 37, 39 by adding a weight of the output of the flaw correction circuit 36 when a difference of signal levels of the pixels is greater and summates outputs of the circuits 36, 37, 39 by adding a weight of the output of the noise reduction circuit 37 when the difference of the signal levels of the pixels is smaller.
重み付け加算回路は、画素の信号レベルの差が大きい時にキズ補正回路の出力の重み付けを強くして加算し、画素の信号レベルの差が小さい時にノイズリダクション回路の出力の重み付けを強くして加算する。 - 特許庁 - An AND circuit AND1 (AND2) ANDs output signals D1' and Q1' (Q1' and Q2') and provides the output of an output signal UP (DOWN) to an adder ADD, which sums the signals UP and DOWN and provides its output signal PDOUT.
これらの出力信号Ｄ１’、Ｑ１’および出力信号Ｑ１’、Ｑ２’の論理積をＡＮＤ回路ＡＮＤ１、ＡＮＤ２により行い、その出力信号ＵＰ、ＤＯＷＮを加算器ＡＤＤにより加算した出力信号ＰＤＯＵＴを得る。 - 特許庁 - The signal S1 of the audible frequency region is subtracted from the audio signal Sin by a subtraction section 8, and the subtracted signal S7 and the signal S5 are added by an adder section 6, and thereby, an audio signal Sout of the same frequency region with the audio signal Sin is created.
減算部８によってオーディオ信号Ｓinから可聴周波数域の信号Ｓ１を減算し、その減算した信号Ｓ７と信号Ｓ５とを加算部６が加算することで、オーディオ信号Ｓinと同じ周波数域のオーディオ信号Ｓoutを生成する。 - 特許庁 - A 2-bit shift circuit 207 shifts the absolute value of the smaller error signal by two bits, a 3-bit shift circuit 208 shifts the absolute value of the smaller error signal by three bits, and an adder 209 adds an output of the circuit 207 and an output of the circuit 208.
２ビットシフト回路２０７にて小さい方の誤差信号の絶対値を２ビットシフトし、３ビットシフト回路２０８にて小さい方の誤差信号の絶対値を３ビットシフトし、加算器２０９にて２ビットシフト回路２０７の出力と３ビットシフト回路２０８の出力とを加算する。 - 特許庁 - The modulation signal adjustment unit 106 holds the control information 318 and controls the value of the first modulation input signal or the second modulation input signal given to the discrimination circuit 102 and to the adder 116 based on the control information 318 held at the operation of modulation.
変調信号調整部１０６は、制御情報３１８を保持し、変調動作時に保持した制御情報３１８に基づいて分周器１０２及び加算器１１６に与えられる第１の変調入力信号又は第２の変調入力信号の値を制御する。 - 特許庁 - By the operational amplifier 63 and an adder 65, on the basis of the voltage V1 and an output voltage b from a differential amplifier 64, the power Pp of simulating light supplied from an stimulating light source 71 to an optical fiber 11 for optical amplification is obtained according to a prescribed relational expression.
演算増幅器６３および加算器６５により、電圧値Ｖ_1および差動増幅器６４からの出力電圧値ｂに基づいて、励起光源７１より光増幅用光ファイバ１１へ供給される励起光のパワーＰ_pが所定の関係式に従って求められる。 - 特許庁 - The interpolation processing section 2 comprises: a plurality of multipliers 42 for multiplying the sample value of the waveform at each sampling time, by a predetermined function; an adder 43 for adding each output of the multipliers 42; and a one-bit ΔΣ modulator 41 which is provided in a preceding stage of each multiplier 42.
補間処理部２は、各サンプリング時刻での波形のサンプル値と所定の関数との積を演算する複数の乗算器４２と、各乗算器４２の出力を加算する加算器４３と、各乗算器４２の前段にそれぞれ設けられた１ビットΔΣ変調器４１とを備えている。 - 特許庁 - A switch 133 is set in a P terminal to thereby circulate information to be stored in registers 134-1 to 134-15 among three loops, and a value corresponding to the non-zero element of a target row of an information part of a parity check matrix is inputted to an adder 135-1.
スイッチ１３３がＰ端子に設定されることにより、レジスタ１３４−１乃至１３４−１５に格納される情報が３つのループで巡回し、加算器１３５−１には、パリティ検査行列の情報部の対象行の非零元に応じた値が入力される。 - 特許庁 - An adder 304 respectively takes in the attenuation coefficient ATT from the code applying part 303 as first and second inputs (a) and (b), shifts the values of both the inputs (a) and (b) corresponding to the value of the complement of '2' from the complement generating part 302 and adds and sends these respective shifted values.
加算器３０４は、符号付与部３０３からの減衰係数ＡＴＴを、第１および第２の入力ａ、ｂとしてそれぞれ取り入れ、その両入力ａ，ｂの値を、補数生成部３０２からの２の補数の値に応じてシフトさせ、そのシフトさせた各値を加算して出力する。 - 特許庁 - A tap weight update unit 7 multiplies the error between the reception signal that an adder 3 outputs and a reference signal by output signals of respective taps of the shift register and a coefficient to update tap weights at tap positions of the equalization filter unit 1 corresponding to respective taps of the shift register 6.
タップ重み更新部７は、加算器３が出力する受信信号と参照信号との誤差に、シフトレジスタ６の各タップの出力信号と定数とを乗算し、等化フィルタ部１における、シフトレジスタ６の各タップに対応したタップ位置のタップ重みを更新する。 - 特許庁 - Furthermore, an adder 12 sums signals from the adders 3, 4 respectively through K-multiple weighting circuits 10, 11 and gives its output to the memory 6 via the selector 5, whose switching is controlled by a motion detection signal supplied to a terminal 13.
さらに加算器３、４からの信号がそれぞれＫ倍の重み付け回路１０、１１を通じて加算器１２で加算され、セレクター５を通じてメモリー６に記憶されると共に、このセレクター５の切り替えが端子１３に供給される動き検出信号により制御される。 - 特許庁 - The transmission output signal is monitored by a detector 8, its monitor signal waveform is compared with a reference signal waveform by a comparator 12 to obtain an error, and the error is stored in a correction signal generator 14 and then added to a modulation signal from a modulation signal generator 15 by an adder 16.
送信出力信号は検波器８でモニタされ、このモニタ信号波形と基準信号波形とが比較器１２で比較されて誤差が得られ、誤差・補正信号発生器１４で記憶された後、加算器１６で変調信号発生器１５からの変調信号と加算される。 - 特許庁 - The digital modulated wave and disturbing wave received by the directional antenna 24a are supplied to an adder 11 through a switch 26a and added to a phase-inverted disturbing wave from an attenuator 13 to cancel the disturbing wave components and the wave is inputted to a demodulation part 14.
指向性アンテナ２４ａで受信されたディジタル変調波及び妨害波は、切替器２６ａを通して加算器１１に供給され、減衰器１３からの位相反転妨害波と加算されて妨害波成分が相殺除去されて復調部１４に入力される。 - 特許庁 - A CCD imaging element 13 images the images of frames whose numbers (a plurality of numbers) are set by an accumulated number setting circuit 24 under the condition that uniform light with a prescribed value of lightness or over is made incident, and stores the images to a frame memory 21 and an adder 22 accumulates the images.
明るさが所定値以上の一様な光が入射された条件下で累積加算数設定回路２４により設定された枚数（複数）のフレームの画像をＣＣＤ撮像素子１３により撮像し、フレームメモリ２１に記憶して加算器２２により累積加算する。 - 特許庁 - An picture element signal of an address according to the scanning signal is read from the frame memory 11, multiplied by a filter coefficient (1-α) of the specific address from a second filter coefficient frame memory 33, fed to the adder 16 to be added, and fed to a cathode-ray tube as the picture element signal.
フレームメモリー１１からは走査信号に応じたアドレスの画素信号が読み出され、第２のフィルタ係数フレームメモリー３３からの該特定アドレスのフィルタ係数（１‐α）と乗算され、加算器１６に供給されて加算され、画素信号として陰極線管に供給される。 - 特許庁 - In the off-track detector provided with an envelope extraction means 3 and an amplification factor variable differential amplifier 5a having an amplification factor K, reflected light from a disk is converted from optical signals to electric signals in a photodetector 1 and full addition computation is performed in a full adder 2.
エンベロープ抽出手段３および増幅率Ｋを有する増幅率可変の差動増幅器５ａを備えるオフトラック検出装置において、受光素子１にてディスクからの反射光を光信号から電気信号へと変換し、全加算器２にて全加算演算を行う。 - 特許庁 - An adder 105 adds the adaptive code book vector outputted from the multiplier 102 and the fixed code book vector output from the multiplier 104, and outputs the sound source vector after the addition to a first channel encoding section 110-1 and a second channel encoding section 110-2 as a drive sound source.
加算器１０５は、乗算器１０２から出力される適応符号帳ベクトルと乗算器１０４から出力される固定符号帳ベクトルとを加算し、加算後の音源ベクトルを駆動音源として第１チャネル符号化部１１０−１と第２チャネル符号化部１１０−２に出力する。 - 特許庁 - An n frequency-division counter 3 counts frequencies by which n frequency division is performed and an n+1 counter counts frequencies by which n+1 frequency division is performed based on presence/absence of a carry signal ADI of the integer part of the cumulative adder 7 in response to the output DOUT of a frequency divider 1.
分周器１の出力ＤＯＵＴに応答して、ｎ分周カウンタ３はｎ分周を行った回数を、ｎ＋１カウンタはｎ＋１分周を行った回数を、前記累積加算器７の整数部の桁上がり信号ＡＤＩの有無に基づいてカウントする。 - 特許庁 - The receiver also includes a synchronization detection / turbo equalization changeover switch 35; a CRC decoder 36; an interleaver 37a; a de-interleaver 37b; an adder 38 for a coded bit logarithmic likelihood ratio and a de-interleave output; a MAP decoder 39; a discrimination unit 40; and a bit information output section 41.
この受信機はまた、同期検波／ターボ等化切り替えスイッチ３５、ＣＲＣ復号器３６、インターリーバ３７ａ、デインターリーバ３７ｂ、符号化されたビットの対数尤度比とデインターリーバ出力の加算器３８、ＭＡＰ復号器３９、判定器４０、およびビット情報出力部４１を有している。 - 特許庁 - In the distance measurement device, the amplitude of sum signal 203 (S1+S2) output from an adder 105 and the amplitude of the difference signal 204 (S1-S2) output from a subtracter 106 form a standing wave having a variable of the distance from a reference point 8 to a prism 4.
測距装置においては、加算器１０５から出力された和信号２０３（Ｓ１＋Ｓ２）の振幅値と減算器１０６から出力された差信号２０４（Ｓ１−Ｓ２）の振幅値とが、基準点８からプリズム４までの距離を変数とした定在波を形成している。 - 特許庁 - A prediction region acquiring unit 204 generates one or more candidate prediction signals of object pixel signals, on the basis of the selected prediction adjacent regions, and a weighting unit 205 and an adder 206 process the candidate prediction signals by using a predetermined synthesis method to generate a prediction signal.
予測領域取得器２０４は、選択した予測隣接領域に基づいて、対象画素信号の候補予測信号を１つ以上生成し、重み付け器２０５および加算器２０６は候補予測信号を予め定めた合成方法を用いて加工することによって予測信号を生成する。 - 特許庁 - The block 1 consists of crystal oscillators 3, 6, 17 that generate a reference signal, a frequency divider circuit/phase comparator circuit 5, a loop filter 8, a signal adder 10 that adds an output signal from the loop filter 8 to a frequency modulation signal 29 described below, a VCO 12, and an RF power amplifier 23 or the like.
ブロック１は基準信号を発生する水晶発振器３、６、１７、分周回路・位相比較回路５、ループフィルタ８、ループフィルタ８の出力信号と後述する周波数変調信号２０を加算する信号加算器１０、ＶＣＯ１２、ＲＦパワーアンプ２３等からなる。 - 特許庁 - A pilot signal generating section 20 and an adder section 22 superimpose a pilot signal on the transmission signal at the pre-stage of the frequency conversion and a feedback correction section 26 corrects an error caused by the frequency conversion at the post-stage of the frequency conversion on the basis of the superimposed pilot signal.
パイロット信号生成部２０と加算部２２は、周波数変換の前段において、送信信号にパイロット信号を重畳し、帰還用補正部２６は、周波数変換の後段において、重畳したパイロット信号をもとに、周波数変換によって生じた誤差を補正する。 - 特許庁 - Capacitors C1A and C1B of the capacitor set 14a and capacitors C2A and C2B of the capacitor set 14b are sequentially charged according to a 3rd digital signal outputted from the noise shaper, and electric charges which are accumulated and held are sequentially selected and supplied to the analog adder 15.
キャパシタセット１４ａのキャパシタＣ１Ａ、Ｃ１Ｂと、キャパシタセット１４ｂのキャパシタＣ２Ａ、Ｃ２Ｂは、ノイズシェーパから出力される第３のデジタル信号に基づいて順次電荷を充電し、その充電されて保持された電荷を順次選択してアナログ加算器１５に供給する。 - 特許庁 - The pixel values of an output image are available by weighting interpolation calculation in which pixel values of input pixels stored in a first data register 112 and a second data resistor are multiplied with a coefficient generated by a coefficient generator using multipliers 122 and 123, with its results being added together using an adder 124.
出力画像の画素値は、第１データレジスタ１１２および第２データレジスタに格納される入力画素の画素値に対して、係数発生器で生成される係数を乗算器１２２，１２３にて掛け合わせ、その結果を加算器１２４で加算する重み付け補間演算にて求められる。 - 特許庁 - In the diversity reception circuit, a single AM signal is supplied to each of A/D conversion circuits provided for the purpose of A/D converting a plurality of FM signals, respectively and a plurality of conversion results are added by an adder circuit, thereby improving the S/N.
ダイバーシティ受信回路において、複数のＦＭ信号をＡ／Ｄ変換するために設けられているＡ／Ｄ変換回路のそれぞれに単一のＡＭ信号を供給して、得られた複数の変換結果を加算回路によって加算することによってＳ／Ｎを向上させる。 - 特許庁 - An LUT 101 stores the distortion compensation coefficient (h) obtained through the addition by the adder 102 and extracts and outputs a part of the distortion coefficient (h) which does not contain the predetermined number of bits at least from the lowest order bit and contains a predetermined number of bits from the highest order bit.
ＬＵＴ１０１は、加算器１０２により加算して得られた歪み補償係数ｈを記憶し、その歪み補償係数ｈのうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む部分を抽出して出力する。 - 特許庁 - A differential determiner (1) detects an input variation exceeding a step width of a quantizer (2), stops the function of an integrator (10) 1 clock after inputting, and cuts off feedback of an output of a delayer (7) to an adder (8c), thereby instantaneously varying a hybrid modulator to a Δ modulator.
差分判定器（１）が量子化器（２）のステップ幅を超える入力変化を検知し、入力の入った１クロック後に積分器（１０）の機能停止、および遅延器（７）の出力の加算器（８ｃ）へのフィードバックを断つことで、瞬時的に混合型変調器をΔ変調器に変化させる。 - 特許庁 - Each of the interpolation elements is composed of a half band pass filter and a polyphase filter serially connected thereto and in the polyphase filter, signals resulting from a delay element, a coefficient memory, a multiplexer, a multiplier and an adder circuit are processed in a rounding circuit and then outputted as an interpolated sample value.
補完要素はハーフバンドパスフィルタとこれに直列に接続されたポリフェイズフィルタによって構成されこのポリフェイズフィルタは遅延要素、係数メモリ、マルチプレクサ、乗算器、加算回路から得た信号を丸め回路で処理された後補完されたサンプル値として出力される。 - 特許庁 - By transferring a partial ECC code coded by each the partial ECC code generation circuit 313 through a signal line SL and an adder 319, 10-bit ECC code data corresponding to the whole holding data are generated and stored in the address n of a code storage memory 321.
各部分ＥＣＣコード生成回路３１３でコード化された部分ＥＣＣコードを、信号線ＳＬおよび加算器３１９を介して転送させることにより、全保持データに対応する１０ビットのＥＣＣコードデータを生成し、コード記憶メモリ３２１のアドレスｎに格納するようになっている。 - 特許庁 - A plurality of special processing blocks in a PLD including multipliers, and circuitry for an adder which adds results of the multipliers are constituted as larger multipliers by adding selectable circuitry for shifting the results of the multipliers before addition to the special processing blocks.
乗算器と、これらの乗算器の結果を加算する加算器のための回路網とを含むＰＬＤ内の複数の特殊処理ブロックは、加算する前に乗算器の結果をシフトするための選択可能な回路網を、該特殊処理ブロックに追加することによって、より大きな乗算器として構成され得る。 - 特許庁 - However, when the power component of the output command value from the irradiation command portion 4 is lower than a value set in advance, the feedback switching portion 10 of the comparison control portion 5 opens a switch 11 located between the differential amplifier 8 and the adder 9 to invalidate feedback control.
ただし、比例制御部５のフィードバック切替部１０は照射指令部４よりの出力指令値のパワー成分が予め設定された値より低い場合に、前記差動増幅器８と前記加算器９の間にあるスイッチ１１を開となしフィードバック制御を無効とする。 - 特許庁 - Alternatively, a ΔΣ converter converts the three-phase current detection signal into time-sequence data in 1-bit for each phase, and a combination of the time-sequence data is subjected to a three-phase/two-phase conversion or a rotating coordinate operation by an adder/subtracter to detects a signal in which the PWM ripple component is suppressed.
または、３相電流検出信号をΔΣ変調器で各相１ビットの時系列データに変換し、これら時系列データの組み合わせにより、加減算器を用いて３相／２相変換や回転座標演算によってＰＷＭリプル成分を抑制した検出をする。 - 特許庁 - The phase controller 11 includes an adder 62 that divides the down-sample number by the up-sample number and accumulates its remainder, a subtraction unit 63 that subtracts the up-sample number from the accumulated result each time a carry occurs, and an addition unit 64 that adds the subtraction result with the up-sample number to obtain a storage address.
また、位相制御部１１は、ダウンサンプル数をアップサンプル数で割った余りを累積加算する加算器６２と、キャリが発生する毎に累積加算結果からアップサンプル数を減算する減算部６３と、減算結果にアップサンプル数を加算し、格納アドレスを得る加算部６４とを有する。 - 特許庁 - To provide a selection base rounding system (20) and a method (20) for eliminating the necessity to the rounding (18) of post-increment of a floating point(FP) fused multiply adder that can be utilized in a processor (21) or the other digital circuits in order to remarkably improve a speed.
速度を著しく向上させるために、プロセッサ（２１）または他のデジタル回路中で利用することができる浮動小数点（ＦＰ）融合型乗算加算器での事後増分ベースの丸め（１８）に対する必要を除去する選択ベースの丸めシステム（２０）および方法（２０）を提供すること。 - 特許庁 - Output signals of the sensors 21a, 21b and 21c for an outer rece 42 of the bearing 4 are added in a time series by an adder 23, then input to a transfer function calculator 3a, and the signal of the sensor 21a is input to the calculator 3a.
外輪４２に対する各振動検出センサ２１ｂ，２１ｃの出力信号は加算器２３で時系列に加算された後に伝達関数演算装置３ａに入力され、振動検出センサ２１ａの出力信号は伝達関数演算装置３ａに入力される。 - 特許庁 - To provide a system including an address generation apparatus capable of generating addresses necessary for resolution conversion or the like of display data by an adder and a counter without using a multiplexer which is disadvantageous in terms of a mount area or operation speed when mounted in an integration circuit, and to provide the address generation apparatus.
集積回路に実装する際の実装面積や動作速度の点で不利である乗算器を使用せず、加算器とカウンタで表示データの解像度変換などに必要なアドレスを発生することが可能となるアドレス生成装置を含むシステムおよびそのアドレス生成装置を提供する。 - 特許庁 - And pieces of decoded output of the decoders 111, 112 are multiplied by the coefficients α, β by the respective multipliers 211, 212 respectively, pieces of multiplied output are added together by the adder 213 and this added output is converted into a transmission signal in an SDI format by an SDI formatter 114.
そして、各乗算器２１１、２１２でデコーダ１１１、１１２の復号出力に係数α、βをそれぞれ乗算し、これら乗算出力を加算器２１３で加算し、この加算出力をＳＤＩフォーマッター１１４でＳＤＩフォーマットの送出信号に変換する。 - 特許庁 - A loop for extracting clock from an input signal is constructed, and a filter 21 in the loop is provided with a multiplier 30 for multiplying a phase error P by a filter coefficient, an accumulator 33 having multiplication function and an adder 34 for adding an output of the multiplier and an output of the accumulator.
入力信号からクロックを抽出するためのループを構成し、当該ループ中のフィルタ２１に、位相誤差Ｐにフィルタ係数を乗じるための乗算器３０と、乗算機能付きアキュムレータ３３と、乗算器出力とアキュムレータ出力とを加算するための加算器３４とを設ける。 - 特許庁 - From an image pickup means, RGB signals are outputted as television signals for acquiring color images, and R+Sync signals in which C-Sync which is a horizontal vertical synchronization signal is added to R signals by an adder or an analog switch or the like are outputted as the television signals for observing moving images with the near infrared rays.
撮像手段から、カラー画像取得用テレビ信号としてのＲＧＢ信号、及び近赤外光による動画観察用テレビ信号として、Ｒ信号に水平垂直同期信号であるＣ−Ｓｙｎｃを加算器又はアナログスイッチ等で付加したＲ＋Ｓｙｎｃ信号を出力する。 - 特許庁 - An HLR (home location register) 10 in a mobile communication network 2a using the IMT-2000 is provided with a stop information adder 12 for instructing a RAND field of an authentication vector used for identification of USIM (user subscriber identity module) 40, to stop a part or the all of the functions in the subscriber identity module.
ＩＭＴ−２０００による移動通信網２ａのＨＬＲ１０は、ＵＳＩＭ４０の認証に用いられる認証ベクトルのＲＡＮＤフィールドに、加入者認証モジュールにおける一部または全部の機能を停止させることを指示する停止情報付加部１２を備える。 - 特許庁 - First and second calibration signals 308, 309 are fed to a discrimination circuit unit 102 of a PLL unit 100A and to an adder 116 and demodulated at a demodulator 111 and then fed to a modulation signal control circuit 115 after being passed through a low pass filter 113 and a high pass filter 114.
第１及び第２のキャリブレーション信号３０８、３０９は、ＰＬＬ部１００Ａの分周部１０２及び加算器１１６に与えられ、復調器１１１で復調され、低域通過フィルタ１１３及び高域通過フィルタ１１４を通過した後に変調信号制御回路１１５に与えられる。 - 特許庁 - The asynchronous adder 10 is provided with a combination circuit carrying out full adding using an addition value X subjected to two-wire encoding, a value to be added Y, and a carry input C_in as input values, and outputting a sum output Z subjected to two-wire encoding, and a carry output C_out as output values.
本発明の非同期加算器（１０）は、２線式エンコードされた加算値Ｘ、被加算値Ｙ、及びキャリー入力Ｃ_inを入力値として全加算を行い、２線式エンコードされた和出力Ｚ、及びキャリー出力Ｃ_outを出力値として出力する組み合わせ回路を備える。 - 特許庁 - In order to correct the offset to be added by an amplifier 13 and a low-pass filter 15 on a route from an ultrasonic oscillator 11 to an AD converter 17, and the variance in the gain between the received signals, a digital adder 18 and a digital multiplier 19 are disposed on a rear stage of the AD converter 17.
超音波振動子11からＡＤ変換器17に至る経路上にある増幅器13とローパスフィルタ15によって付加されるオフセットおよび受信信号間の利得のばらつきを補正するために、ＡＤ変換器17の後段に、ディジタル加算器18とディジタル乗算器19を配置する。 - 特許庁 - In this radio communication system, a delay section 3 delays a spread signal with a delay amount τ, in response to a period of decrease in a reception electric field in a mobile communication unit caused due to fading, and an adder 9 sums the spread signals which are not delayed and the delay signal and the sum is transmitted.
フェージングに起因して生ずる移動通信機における受信電界の落ち込みの周期に応じた遅延量τで、遅延部３で拡散信号を遅延せしめ、遅延しない拡散信号と当該遅延信号とを、加算器９で加算して送信する構成とする。 - 特許庁 - An adder/subtractor 4 reads the received frequency according to an output of a spread code generator 1 from the frequency table 2 and the discrete frequency information with respect to the received frequency from the discrete frequency table 3, adds/subtracts the discrete frequency information to/from the received frequency to obtain according to frequency.
拡散符号発生器１の出力に従い受信周波数を周波数テーブル２から読出し、この受信周波数に対する離隔周波数情報を離隔周波数テーブル３から読出し、加減算器４にて受信周波数に加減算して送信周波数を得る。 - 特許庁 - In this case, the output of an adder 23 gradually increases and when a carry signal '1' is outputted, the signal of a carry-out terminal CO which is one clock pulse precedent appears at the output of a flip-flop 25 and is therefore '0', so that an ENOR 26 outputs '0'.
この場合、加算器２３の出力が順次増大し、そして、キャリイ信号”１”が出力された時点において、フリップフロップ２５の出力は１クロックパルス前の時点のキャリイアウト端子ＣＯの信号であることから”０”であり、この結果、ＥＮＯＲ２６の出力が”０”となる。 - 特許庁 - The output of the temporal LPF 13 and the output of the 2D LPF 12 are synthesized by the adder part 14 and displayed finally after only a portion radically changing a fine image component over time in the image component contained in the input video signal is suppressed.
テンポラルＬＰＦ１３と、２次元低域通過フィルタ１２の出力は、加算部１４で合成され、結局入力映像信号に含まれる画像成分のうち、細かな画像成分が時間方向に激しく変化する部分のみ抑制されて以下表示されることになる。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
