「adder」を含む例文一覧(2405)
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加算手段が上記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する。 - 特許庁 - This device has a disturbance observer 6 for estimating a disturbance torque applied to the plant and generating an output showing a q-axial current corresponding to the estimated disturbance torque; and an adder 5 for adding the output Iq_pid of a controller 4 to the output Iq_do of the disturbance observer.
プラントに加えられる外乱トルクを推定し推定外乱トルクに相当するｑ軸電流を示す出力を生成する外乱オブザーバ（６）と、制御器（４）の出力（Ｉｑ＿ｐｉｄ）と外乱オブザーバの出力（Ｉｑ＿ｄｏ）を加算する加算器（５）とを設ける。 - 特許庁 - Addition by an adder 21 of the plurality of output signals from the vibrator in the capacity coupling component output circuit 20C causes any detection signal contained in the plurality of output signals to be canceled and the drive signal capacity coupling components to be amplified.
容量結合成分出力回路２０Ｃにおいて、振動子からの複数の出力信号を加算器２１で加算することによって、複数の出力信号に含まれる検出信号を相殺しかつ駆動信号容量結合成分を増幅する。 - 特許庁 - Meanwhile, when the voltages of the signals output from the amplifiers 2A and 2B are lower than the threshold voltage, the comparators 4A and 4B output LOW-level signals to the switches 3A and 3B, respectively and electrically disconnect the amplifiers 2A and 2B from the adder circuit 5.
他方、比較器４Ａ，４Ｂは、それぞれ増幅器２Ａ，２Ｂから出力された信号の電圧が閾値電圧よりも低い場合には、ＬＯＷレベルの信号をスイッチ３Ａ，３Ｂへ出力し、増幅器２Ａ，２Ｂと加算回路５とを電気的に分離する。 - 特許庁 - A user signal correlation calculation section 141 and a synchronization detection section 151 extract a user signal with respect to one reception path from the received signal from which the replica signal is subtracted and an adder 220 applies RAKE synthesis to the extracted user signals by the reception paths.
ユーザー信号相関算出部１４１及び同期検波部１５１はレプリカ信号が除去された受信信号から１つの受信パスに対するユーザー信号を抽出し、加算器２２０は抽出された複数受信パス分のユーザー信号をレイク合成する。 - 特許庁 - The defective pixel detection means 7 extracts pixel to be discriminated and its surrounding pixels, uses an adder/subtractor and a comparator for the pixel data to calculate the projection amounts and approximate values and discriminates a pixel which satisfies conditions, decided by respective threshold to be a defective pixel.
欠陥画素検出手段７では判定対象画素とその周辺画素を抽出し、これらの画素データに対し加減算器、比較器を用い、突出量と近似量を算出し、それぞれのしきい値で決まる条件を満たす画素を欠陥画素と判定する。 - 特許庁 - STAP arithmetic circuits 6-1 to 6-Kb are provided with plural transversal filter circuits and add the signals of the multiplied results after multiplication to the respective signal sub-space signals by using load coefficients and an adder 7 adds the plural signals of the multiplied results.
ＳＴＡＰ演算回路６−１乃至６−Ｋｂは複数のトランスバーサルフィルタ回路を備え各信号サブ空間信号に荷重係数を用いて乗算した後乗算結果の信号を加算し、加算器７は乗算結果の複数の信号を加算する。 - 特許庁 - Then a ROM 3 calculates the sum squares of vectors by using the sum inputted from the adder 2 as its address value and assigning as a data value the average of all vectors which are equal in the sum of absolute values.
そして、ＲＯＭ３は、加算器２から入力された総和をアドレス値とし、ＲＯＭ３が備えるテーブルに基づいて、絶対値の総和が等しい全てのベクトルの平均値をアドレスに対するデータ値として割り付けることによりベクトルの二乗和の演算を行う。 - 特許庁 - The adder 13 performs addition processing after receiving the previous image data L0 output from the frame memory 1 and the result of α multiplication output from the α multiplier 12 and outputs an over-driven correction image data L_LAO to the source driver 3.
加算器１３は、フレームメモリ１から出力される１フレーム前の画像データＬ０とα乗算器１２から出力されるα乗算結果を入力して加算処理を行い、オーバドライブされた補正画像データＬ_ＬＡＯをソースドライバ３に出力する。 - 特許庁 - When a third random number acquisition signal generated by the adder 323 reaches the prescribed value, a waveform forming circuit 314 forms the third random number acquisition signal into the steplike latch signal in a waveform to be outputted as a fourth random number acquisition signal.
波形成形回路３１４は、加算器３２３が生成する第３の乱数取得信号が所定の値になった場合に、前記第３の乱数取得信号をステップ状のラッチ信号に波形成形して第４の乱数取得信号として出力する。 - 特許庁 - In an image processor, a route to extract middle to high range brightness component YH in parallel with a route to produce a low range brightness signal YL is provided, the component YH is added to the signal YL by an adder 8, so that the component YH is compensated.
画像処理装置に、低域輝度信号を生成するルートと並列に、中高域輝度成分ＹＨを抽出するルートを設け、加算器８にて中高域輝度成分ＹＨを低域輝度信号ＹＬに加えることにより、中高域輝度成分を補償する。 - 特許庁 - The combination of a subtractor 132 and an adder 142 corrects a variable pump flow rate (speed) command signal by a speed, flow rate signal selected by the detecting signal selection controller 120, and outputs the corrected variable pump flow rate (speed) command signal.
減算器１３２と加算器１４２との組み合わせは、可変ポンプ流量（速度）指令信号を検出信号選択制御装置１２０選択した速度、流量検出信号によって補正して、補正した可変ポンプ流量（速度）指令信号を出力する。 - 特許庁 - The data receiver comprises a plurality of band-pass filters 21-23 having different pass bands, normalizers 31-33 for normalizing their output amplitudes, a delay detector for delay-detecting their outputs, an adder 50 for combining the delay-detected outputs, and a low-pass filter 51.
異なる通過帯域を持つ複数のバンドパスフィルタ２１〜２３と、これらの出力振幅を正規化する正規化部３１〜３３と、その出力を遅延検波する遅延検波部と、遅延検波された出力を合成する加算器５０と、ローパスフィルタ５１を備える。 - 特許庁 - The tap coefficient setting unit 202 generates a tap coefficient w_n+1[i] after update by adding the value obtained by multiplying the update coefficient ΔW_n[i] by a step size 2μ to the tap coefficient w_n[i] by a multiplier 310, an adder 311, and a delay circuit 312.
タップ係数設定部２０２は、乗算器３１０、加算器３１１、遅延回路３１２により、更新係数Δｗ_ｎ［ｉ］にステップサイズ２μを乗算したものをタップ係数ｗ_ｎ［ｉ］に加算して更新後のタップ係数ｗ_ｎ＋１［ｉ］を生成する。 - 特許庁 - Thus, a modulated optical spot has no high-order diffracted light components with a reversed phase; hence, a reproducing signal detected by a tripartite photodetector 109 and synthesized by an adder 112 is free from distortion, enabling super- high resolution to be obtained over a wide band.
このようにして変調された光スポットは位相が反転した高次回折光成分を持たないため、３分割検出器１０９で検出され加算機１１２で合成される再生信号は歪曲されることなく、高帯域にわたって超解像が得られる。 - 特許庁 - Accordingly, a bit selector with a function of using upper bits in the output of the AD converter when the input signal is large while using lower bits when the input signal is weak is inserted to control the number of bits processed by the digital phaser and the adder, so that the circuit scale is reduced.
入力信号が大きいときにはＡＤ変換器の出力の上位ビットを使用し，微弱なときには下位ビットを使用する機能を持つビット選択器を挿入し，ディジタル整相器・加算器で扱うビット数を抑えることで回路規模を抑制した。 - 特許庁 - While using the sound source signal of the expanded frequency band, the regenerative aural signal is added to a signal converted by the standardization frequency of a high frequency component by an adder 190, and the aural signal of the expanded frequency band is reproduced and outputted.
加算器１９０は、周波数帯域が拡張された音源信号を用いて、前記再生音声信号を周波数成分の高い標本化周波数で変換した信号に加算して、周波数帯域の拡張された音声信号を再生し出力する。 - 特許庁 - To an assist slope compensation control part 28, assist slope Ra is inputted and F/B gain slope Rp is inputted, and the F/B gain slope Rp is added to the assist slope Ra in an adder 36 and is inputted to a switching control part 32.
アシスト勾配補償制御部２８には、アシスト勾配Ｒaが入力されるとともに、Ｆ／Ｂゲイン勾配Ｒpが入力されるようになっており、同Ｆ／Ｂゲイン勾配Ｒpは、加算器３６においてアシスト勾配Ｒaに加算され、切替制御部３２へと入力される。 - 特許庁 - By adjusting the center frequency of the APF 31 in such a manner, the center frequency of a notch filter which is constituted of the APF 31 and a 1st adder 32 can be automatically brought closer to the resonance frequency of an actuator 5 in the present state.
このようにしてＡＰＦ３１の中心周波数を調整することにより、ＡＰＦ３１および第一の加算器３２とで構成されるノッチフィルタの中心周波数を、自動的に現状のアクチュエータ５の共振周波数に近づけることが可能になる。 - 特許庁 - Then adder circuits 43, 48, a multiplier circuit 44, a divider circuit 45 correct the black level D0-b stored in a memory 42 by their arithmetic operations to obtain black correction reference data D2-b after the correction and the image data Dshb0 are obtained by the black correction reference data D2-b.
そこで、メモリ４２に記憶されている黒レベル値Ｄ0_bを、加算回路４３，４８、乗算回路４４、除算回路４５による演算で補正して、この補正後の黒補正基準データＤ2_bを求め、この黒補正基準データＤ2_bにより画像データＤshb0を求める。 - 特許庁 - The output signal of a correction signal generation section 108 which generates a correction signal in accordance with the input signal is added to the output signal of the multiplier 107 by an adder 110, thereby reducing the arithmetic error occurring in the multiplier 107.
入力信号に応じた補正信号を発生する補正信号発生部１０８の出力信号を、乗算部１０７の出力信号に加算部１１０にて加算することにより、乗算部１０７で発生する演算誤差を軽減するようにした。 - 特許庁 - In this digital portable telephone equipment, a phase 129 of a reception signal and a cumulative correction value 155 are added by an adder 1 and are outputted as reception data 133a via a noise error diffusion delay detection part 2 and a decoder 3 to prevent the deterioration of the error rate due to deviation in received frequency.
受信信号の位相１２９と累積補正値１５５は加算器１で加算され、ノイズ誤差拡散遅延検波部２、デコーダ３を介して受信データ１３３ａとして出力されるため受信周波数ズレによる誤り率の劣化を防止し得る。 - 特許庁 - To absorb operation speed difference between an ADC of ECL and a memory or adder of TTL or CMOS and perform predetermined times of integration of data within a permitted period in a data collection system used for TOF-MS.
ＴＯＦ−ＭＳに用いるデータ収集システムにおいて、ＥＣＬのＡＤＣ１と、ＴＴＬあるいはＣＭＯＳのメモリ５や加算器４との動作速度差を吸収でき、しかも許された時間内に所定回数のデータの積算を行うことができるようにする。 - 特許庁 - Then outputs from the adders 24, 25 are given from terminals 29, 30, attenuated at 1/2 attenuators 26, 27 by -6 dB, an adder 28 sums outputs of the attenuators 26, 27 and gives the sum to the adaptive filter 23 as a residual input signal.
そしてこれらの加算器２４及び２５の出力が端子２９及び３０から出力されると共に、１／２減衰器２６及び２７で−６ｄＢに減衰され、加算器２８で加算されて残差入力信号として適応フィルタ２３に入力される。 - 特許庁 - To provide a digital-to-analog converter having a small circuit scale of a noise shaper for reducing a conversion error of an adder of a plurality of 1-bit digital-to-analog converters and an analog output signal of the digital-to- analog converter and a digital-to-analog converting method having a short processing time.
複数の１ビットＤ／Ａ変換器及び前記Ｄ／Ａ変換器のアナログ出力信号の加算器の変換誤差の低減用ノイズシェーパの回路規模が小さなデジタル／アナログ変換装置及び処理時間の短いデジタル／アナログ変換方法を提供する。 - 特許庁 - The pulse input to the settling time compensator 10 is added by an adder 31 by outputting a settling time compensation signal by an amount of delay of response speed of an electric motor, and the added value is input to a position command generator 12 as a material moving distance X.
整定時間補償器１０に入力されたパルスは、電動機の応答速度の遅れ分の整定時間補償信号を出力し、共に加算器３１により加算し、加算した値は、材料移動距離Ｘとして位置指令発生器１２に入力される。 - 特許庁 - In a comparison control portion 5, a differential amplifier 8 obtains a deflection signal from the output command value of a predetermined laser beam from an irradiation command portion 4, and output voltage of a power detector 3 and thereafter, an adder 9 adds the deflection signal and the output command value and outputs it.
比較制御部５では、照射指令部４よりの所定レーザ光の出力指令値とパワー検出部３の出力電圧から差動増幅器８により偏差信号を得た後に、加算器９で偏差信号と出力指令値を加算し、出力される。 - 特許庁 - A carrier wave added to a quadrature modulated wave signal by an adder 11 is converted into a DC value by a quadrature demodulator 2, passed through gain control circuits 3 and 4 and amplifiers 6 and 7 and afterwards extracted from I and Q signals by DC pass filters 8 and 9.
加算器11により直交変調波信号に加算された搬送波を直交復調器２でＤＣ値に変換し、利得制御回路３、４および増幅器６、７を通した後にＤＣ通過フィルタ８、９でＩ信号、Ｑ信号から抽出する。 - 特許庁 - A noise generator 102 generates noise data denoting the white Gaussian noise, a noise adder 101 sums received data and the noise data, and an inverse equalization channel estimate unit 103 disables estimation of an advancing wave whose level is a level of the noise data or below from the data after summing.
雑音発生器１０２から白色ガウス雑音である雑音データを発生させ、雑音加算器１０１で、受信データと雑音データを加算し、逆等化用の回線推定器１０３で、加算後のデータから、雑音データのレベル以下の先行波を推定不能とする。 - 特許庁 - The PI control value Vpi generated in the PI control part 43 and the P control value Vp generated in the P control part 44 are added in an adder part 45, and the value obtained by this addition is given to a PWM control part 46 as motor control value Vc.
ＰＩ制御部４３において生成されたＰＩ制御値ＶpiとＰ制御部４４において生成されたＰ制御値Ｖpとは、加算部４５において加算され、この加算により得られる値がモータ制御値ＶcとしてＰＷＭ制御部４６に与えられる。 - 特許庁 - The adder section 114 adds a digital signal of a unit pixel converted at the analog/digital conversion section 120 when a clock for conversion of the first clock period is supplied, and a digital signal of a unit pixel converted when a clock for conversion of the second clock period is supplied.
加算部１１４は、アナログ・デジタル変換部１２０で、第１のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号と、第２のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号とを加算する。 - 特許庁 - The transmission wave passing through the coupler 104 is fed to an antenna element 102 of an antenna array 101 via a feeder 103, part of the supplied power is given to the coupler 104 via the feeder 103 as a reflection wave from which a reflected wave output is given to the adder 107.
結合器104を通過した送信波は給電線103を介してアンテナアレー101のアンテナ素子102に給電され、給電された電力の一部は反射波として給電線103を経て結合器104に入力され反射波出力として加算器107へ出力される。 - 特許庁 - Voice signals are turned off by a timing signal S2 before and after switching a frequency and a waveform for smoothly connecting the turned- off signals at both end parts of the off period to an off level is generated by a timing signal 3 and a waveform shaping circuit 9 and added to the voice signals by an adder 10.
周波数切り替え前後にタイミング信号Ｓ２で音声信号をオフとし、そのオフ期間の両端部が滑らかにオフレベルとつながるような波形をタイミング信号３と波形成形回路９で生成して加算器１０により音声信号に加える、。 - 特許庁 - Moreover, this device is provided with a DC power source for supplying a common voltage that is the intermediate voltage to be applied to the liquid crystal, and plural pieces of resistance elements are connected in series with each other between the DC power source and the side of the adder 2 of the capacitance elements.
また、液晶に印加される電圧の中間電圧であるコモン電圧を供給する直流電源が設けられており、この直流電源と容量素子の加算器２側との間に複数個の抵抗素子が相互に直列に接続されている。 - 特許庁 - User data S3 are scrambled by a scrambling means 1 then fed to an adder 7, where S3 is synthesized with a sector address signal S1, and the control data signal S5' from the information inversion control means 6 in time sequence to generate a record signal S4 of a sector structure.
ユーザデータＳ３はスクランブル手段１においてスクランブルされた後、加算器７に供給され、ここでセクタアドレス信号Ｓ１、情報反転制御手段６からの管理データ信号Ｓ５’と時系列的に合成され、セクタ構成の記録信号Ｓ４が生成される。 - 特許庁 - The transmission section 74 includes an IQ separator 11, an IQ distributor 12, a complex multiplier 13, a complex vector generator 14, an in-phase adder 15, a low-pass filter 16, a D/A converter 17, a quadrature modulator 19, a synthesizer 20, and an amplifier 21.
送信部７４は、ＩＱ分離器１１と、ＩＱ分配器１２と、複素乗算器１３と、複素ベクトル発生器１４と、同相加算器１５と、ローパスフィルタ１６と、Ｄ／Ａコンバータ１７と、直交変調器１９と、合成器２０と、増幅器２１と、を有している。 - 特許庁 - When a switching amplifier 4 is set in a reverse mode, for X display, output B of the switching amplifier 4 and output C of a constant- voltage generation circuit 3 are changed every time the direction of an X scan signal A is changed, and are added by an adder circuit 5 for setting 1/2.
切り換えアンプ４が反転モードの場合には、Ｘ表示については、Ｘ走査信号Ａの方向が変わるたびに切り換えアンプ４の出力Ｂ及び定電圧発生回路３の出力Ｃを変えて加算回路５で加算し１／２にする。 - 特許庁 - In an illuminance range where the detected result of a signal level detection means is bright to a certain degree, a signal level by an AGC circuit is improved, an inter-frame averaging processing is performed by an adder 6 and a multiplier 9, and thus the noise components are reduced.
本発明では、信号レベル検出手段の検出結果がある程度明るい照度範囲においては、ＡＧＣ回路による信号レベルの改善を行い、加算器と乗算器によりフレーム間の加算平均処理が行われることにより、ノイズ成分を低減する。 - 特許庁 - When the reception is performed, the output reference control voltage information from the adder/subtraction circuit corresponding to the base station identification information detected by a base station ID detection circuit 155 is registered to the storage circuit as the reference control voltage information particular to the base station.
受信できたら、基地局ＩＤ検出回路１５５で検出した基地局識別情報対応に、加減算回路の出力基準制御電圧値情報を当該基地局固有の基準制御電圧値情報として記憶回路に登録する。 - 特許庁 - A time difference adder 100 generates a first output signal SOUT1 and a second output signal SOUT2 in response to a first input signal SIN1, a second input signal SIN2, a third input signal SIN3, and a fourth input signal SIN4.
時間差加算器１００は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４に応答して第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する。 - 特許庁 - A cancellation signal is generated from a digital format signal of the dither signal by blocks 22, 24, 26, 28, 30, an adder circuit 32 combines the cancellation signal with a digital output signal of the ADC, and a corrected digital output signal having reduced quantization distortion is generated.
ブロック２２、２４、２６、２８、３０により、ディザ信号のデジタル形式信号からキャンセル信号を発生し、加算回路３２がキャンセル信号をＡＤＣのデジタル出力信号と組み合わせて、量子化歪が減少した補正済のデジタル出力信号を発生する。 - 特許庁 - The decision circuit 34e decides that the pixel data in the photographed image data are adopted as display image data when a carry from the integer part to the fraction part takes place in the decision value of the registers 34b, 34c as a result of the addition by the adder circuit 34d.
判定回路３４ｅは、加算回路３４ｄによる加算の結果、レジスタ３４ｂ，３４ｃの判定値について小数部から整数部への桁上がりがあったときは、撮影画像データのピクセルデータを表示画像データとして採用すると判定する。 - 特許庁 - In case the predicted panel current Ical is above a prescribed value, a contrast/brightness coefficient correction circuit 22 corrects the set values C and B of the contrast and the brightness to C' and B' and supplies these values to a multiplier 10 and an adder 12, respectively.
コントラスト／ブライトネス係数補正回路２２は、この予測されたパネル電流Ｉｃａｌが所定値以上であった場合には、コントラストおよびブライトネスの設定値Ｃ，ＢをＣ’、Ｂ’に補正し、これを乗算器１０および加算器１２にそれぞれ供給する。 - 特許庁 - An adder 4 adds a quadratic differential value of a window function used for current processing read from storage 1 and a primary differential value of a window function to be processed currently to generate a primary differential value of a new window function which to be processed next.
加算器４は、記憶部１から読み出した今回の処理に用いられる窓関数の二次微分値と、今回の処理対象となる窓関数の一次微分値とを加算することで、次回の処理対象となる新たな窓関数の一次微分値を生成する。 - 特許庁 - Band split filters 6i split four sets of the baseband digital complex signals into three band signals, complex multipliers 7iL, 7iM, 7iH apply weighting to the three band signals, adders 80L, 80M, 80H summate the weighted band signals, and an adder 90 summates the outputs of the adders 80L, 80M, 80H.
４組のベースバンド帯域のデジタル複素信号は、帯域分割フィルタ６ｉにより３つの帯域に分割され、各々複素乗算器７ｉＬ、７ｉＭ、７ｉＨで重み付けられ、加算器８０Ｌ、８０Ｍ、８０Ｈで加算されたのち加算器９０で加算される。 - 特許庁 - In an adder 40, a difference between carrier frequency synchronization information obtained by an automatic frequency control circuit 7 and timing clock frequency synchronization information obtained by a timing clock reproduction circuit 4 is calculated to obtain a carrier frequency deviation Δ attributable to a relay.
加算器４０において、自動周波数制御回路７により得られるキャリア周波数同期情報とタイミングクロック再生回路４により得られるタイミングクロック周波数同期情報の差を算出して中継器に起因するキャリア周波数偏差Δを得る。 - 特許庁 - The signal processing device 5 has a load cell amplifier 6 which converts the load cell output outputted from an adder 4 into a weight signal, a metering device 7, and a control computer 8 which corrects the metered value from the metering device 7 in accordance with the inclination of the tank 1a.
信号処理装置５には、和算器４から出力されたロードセル出力を重量信号に変換するロードセルアンプ６と、計量器７と、タンク１ａの傾斜に応じて計量器７からの計量値を修正する制御コンピュータ８を備えている。 - 特許庁 - An adder 42 adds a rectangular-wave voltage, outputted by an oscillator 32, to a center value outputted by a center value setting section 40, and supplies the result as a control voltage to a variable dispersion compensator 16, thereby giving perturbation to the wavelength dispersion of the transmission channel.
加算部４２において、中心値設定部４０が出力する中心値に発振器３２が出力する矩形波電圧を加算して可変分散補償器１６へ制御電圧として与えることにより伝送路の波長分散に摂動を与える。 - 特許庁 - When a loop end detector 106 detects a loop end, a relative address adder 108 adds an address count value for a program counter 101 and the m-bit relative address stored in the stack register 103 to generate a N-bit loop head address.
ループ終端検出器１０６がループ終端を検出した場合、相対アドレス加算器１０８が、プログラムカウンタ１０１のアドレスカウント値とスタックレジスタ１０３に格納されているｍビットの相対アドレスとを加算して、Ｎビットのループ先頭アドレスを生成する。 - 特許庁 - In this case, the data D28 are outputted as data D29, and data in 1/2 fold data mounts are generated as data D30 to be outputted the next by using a hold circuit 222 and an adder 223 from the data D28, and written in a memory 213.
この場合、データＤ２８をそのままデータＤ２９として出力し、その際にデータＤ２８よりホールド回路２２２及び加算器２２３を使用して１／２倍のデータ量のデータを次に出力すべきデータＤ３０として生成してメモリ２１３に書き込む。 - 特許庁
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