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＜前へ 1 2 .... 39 40 41 42 43 44 45 46 47 48 49 次へ＞- When the detection circuit carries out an inter-signal point distance arithmetic operation on the basis of each replica signal, real number multiplier circuits or real number circuit adder circuits in an arithmetic means for generating the replica signals are shared to reduce the circuit scale equivalent to the real number multipliers or the real number adders in an inter-signal point distance respectively section.
各レプリカ信号に基づいた受信信号との信号点間距離演算を行う場合に、レプリカ信号を生成する演算手段における実数乗算器または実数加算器との回路の共有化を図ることにより、信号点間距離演算部の実数乗算器または実数加算器に相当する回路規模を削減する。 - 特許庁 - The second voltage command combining part 14 is formed of three position converters, three inverse coordinate converters and an adder.
電動機制御装置を、回転測定部４と、電流測定部５と、上位制御部２０と、第２電流指令発生器１５と、第２模擬観測器１２と、第１制御部１０と、第２制御部９と、第３制御部１３と、第２電圧指令合成部１４とから構成し、第２電圧指令合成部１４を３つの位置変換器と、３つの逆座標変換器および加算器とから構成した。 - 特許庁 - The device comprises: a cross fade signal generation section 131 for generating a cross fade signal from an audio signal; a time axis reversed difference signal generation section 132 for generating a differential signal from the audio signal and generating a time axis reversed differential signal in which a time axis of the differential signal is reversed; and an adder 133 for adding the time axis reversed differential signal to the cross fade signal.
オーディオ信号からクロスフェード信号を生成するクロスフェード信号生成部１３１と、オーディオ信号から差信号を生成し、その差信号の時間軸を反転した時間軸反転差信号を生成する時間軸反転差信号生成部１３２と、時間軸反転差信号をクロスフェード信号に加算する加算部１３３とを備える。 - 特許庁 - A transmitter 1 comprises a coding rate manager 102 for controlling a coding rate in a coding rate changer 103 for changing the coding rate, an error resistance manager 106 for controlling an error resistance in an error resistance adder 105, and a communication path condition measurer 107 for measuring a communication condition of a communication medium.
送信装置１は、符号化速度を変更する符号化速度変更部１０３における符号化速度を制御する符号化速度管理部１０２、および、誤り耐性付加部１０５における誤り耐性を制御する誤り耐性管理部１０６と、通信媒体の通信状況を測定する通信路状況測定部１０７とを備えている。 - 特許庁 - The synchronizing process part 120 comprises detecting parts 121a and 121b for detecting preamble completion time in each base band signal, delay devices 123a and 123b for matching phases of the base band signals according to each completion time, and an adder 125 for adding the base band signals together, of which phases match after passing the delay devices 123a and 123b.
合成処理部１２０は、各ベースバンド信号中のプリアンブル終了時刻を検出する検出部１２１ａ，１２１ｂと、各終了時刻に応じて各ベースバンド信号相互の位相を合わせるための遅延器１２３ａ，１２３ｂと、各遅延器１２３ａ，１２３ｂを通過して位相が合った各ベースバンド信号相互を加算する加算器１２５とを有する。 - 特許庁 - When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13.
それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。 - 特許庁 - A secondary processing section 50 composed of a coordinate transformation circuit 51, look-up table 52, and adder circuits 54Y, 54U, 54V updates the content of the look-up table 52 which holds data corresponding to a color difference signal of a video signal according to the control by an image processing unit controller 31, and corrects input data based on the look-up table 52 to output.
座標変換回路５１、ルックアップテーブル５２及び加算回路５４Ｙ，５４Ｕ，５４Ｖからなるセカンダリー処理部５０において、画像処理ユニットコントローラ３１による制御にしたがって、映像信号の色差信号に対応するデータを保持するルックアップテーブル５２の内容を更新し、ルックアップテーブル５２により入力データを補正して出力する。 - 特許庁 - A step function F_i is defined which properly selects as a function value a step function P_i possibly representing the head non-zero position when an addition result is plus or a step function N_i possibly representing the bits of the head non-zero position when the bits of the adder output are inverted according to the value of a carry of the bits when the addition result is minus.
加算結果が正のとき、先頭の非ゼロ位置を表すことのあるステップ関数Ｐ_ｉと、加算結果が負のとき、その加算器出力をビット反転したときの先頭の非ゼロ位置を表すことのあるステップ関数Ｎ_ｉとを、そのビットのキャリーの値によって適宜選択して関数値とするステップ関数Ｆ_ｉを定義する。 - 特許庁 - Furthermore, a position sensor 116 senses the shift position of the shift lens 115, a position sensor amplifier 117 amplifies a signal denoting the sensing result by the sensor 116 and feeds the amplified signal back to the adder 113, and a gain control circuit 120 changes the gain of the position sensor amplifier 117, on the basis of a result of monitoring on/off of a power switch 118.
また、シフトレンズ１１５のシフト位置を位置センサー１１６により検出し、その検出結果の信号を位置センサーアンプ１１７により増幅して加算器１１３にフィードバック入力するとともに、電源スイッチ１１８のオン，オフを監視し、その監視結果を基にゲイン制御回路１２０により位置センサーアンプ１１７の利得を変更する。 - 特許庁 - The reproducer comprises an HD/SD down converter 207c for down-converting the main image information read from the memory medium 1 to image information in the SDTV system and an adder 207d for superposing the second sub-image information read from the memory medium 1 on the down-converted image information by the HD/SD down converter 207c.
再生装置は、情報記憶媒体１から読み取った主映像情報をＳＤＴＶ方式の映像情報にダウンコンバートするＨＤ／ＳＤダウンコンバータ２０７ｃと、このＨＤ／ＳＤダウンコンバータ２０７ｃでダウンコンバートされた映像情報に、情報記憶媒体１から読み取った第２の副映像情報を重畳する加算器２０７ｄとを備える。 - 特許庁 - At least one channel of prestages of power amplifiers 3, 6, 10 is constituted of at least one n-th order phase shifters 5, 8, at least one channel of the remaining channels is constituted of the n-th order phase shifter 8 and an adder 13, and a circuit for adding a music signal source 1 to the phase shifter 8 and outputting the added result is provided.
電力増幅器３，６，１０の前段の少なくとも１チャンネルは、少なくとも１つのｎ次の位相シフタ５，８から構成され、残りのチャンネルの内、少なくとも１チャンネルはｎ次の位相シフタ８と加算器１３から構成され、音楽信号源１と位相シフタ８を加算して出力する回路を設けた構成としている。 - 特許庁 - The roll servo control signal and the corrective pitch servo control signal are sent to an adder to be added to output signals of a pitch control signal and a corrective pitch control signal, and these are synchronized at a synchronizing circuit DR, thereby a roll servo control output SR, a pitch servo output SP, and a corrective pitch servo output SC are outputted to respective servo devices at the same timing.
そして、ロールサーボ制御信号、コレクティブピッチサーボ制御信号は加算器に送られ、ピッチ制御信号、コレクティブピッチ制御信号の出力信号と加算された後、同期回路ＤＲにて同期が取られ、ロールサーボ制御出力ＳＲ、ピッチサーボ出力ＳＰ、コレクティブピッチサーボ出力ＳＣは同タイミングでそれぞれのサーボ装置に出力される。 - 特許庁 - A picture type discrimination section 12 discriminates whether an input frame is a reference frame or a non-reference frame, inputs DCT coefficient information COEF2 from a dequantization section 1 to a DCT coefficient adder section 3 or a requantization section 4 depending on the result of discrimination, wherein bit rate conversion is performed by adaptively using re-quantization with compensating a quantization error or simple requantization.
入力フレームが参照フレームか非参照フレームかをピクチャタイプ判別部１２で判別し、この判別結果に応じて逆量子化部１からのＤＣＴ係数情報COEF2をＤＣＴ係数加算部３あるいは再量子化部４へ入力し、量子化誤差補償付き再量子化あるいは簡易再量子化を適応的に用いたビットレート変換を行う。 - 特許庁 - The encoder 10 comprises a shift register 11 that performs a shift operation with a predetermined default values set, and an adder 12 that performs an EXCLUSIVE-OR operation of an output from a predetermined section of the shift register 11 to feed-back to a input section of the shift register 11 for generating a cyclic apparent random number codes with an shift operation of the shift register 11.
符号生成器１０は、所定の初期値がセットされてシフト動作を行うシフトレジスタ１１及びこのシフトレジスタ１１の所定段の出力を排他的論理和してシフトレジスタ１１の入力段にフィードバックする加算器１２を備え、シフトレジスタ１１のシフト動作に伴って周期性のある擬似乱数符号を生成する。 - 特許庁 - A frequency converter 1708 including a down-converter for undersampling an input signal and converting the undersampled input signal into a lowpass frequency and a delay module and a delay module including at least a portion of the delay module delay the output signal, a scaling module scales the delayed output signal, an adder 1720 subsequently performs addition, and the output signal is obtained as an IF signal or a baseband signal.
入力信号をアンダーサンプリングして低域周波数に変換するダウンコンバータ部と遅延モジュールを含む周波数変換部１７０８と、前記遅延モジュールの少なくとも一部を含む遅延モジュールで出力信号を遅延させ、スケーリングモジュールでスケーリングした後、加算器１７２０で加算してＩＦ信号またはベースバンド信号として取り出す。 - 特許庁 - An adder 1005 sums dot data by 2 dots in line memories 1001, 1002, and in the case of distributing the result of the sum in response to EVEN/ ODD data, the summed data are compared with a prescribed threshold value such as a sum of single dots and write data onto which the dot data are concentrated are generated on the basis of the result of comparison.
ラインメモリ１００１および１００２内の２ドット分のドットデータが加算器１００５によって加算され、その加算結果をＥＶＥＮ／ＯＤＤデータに応じて配分する際に、加算したデータを単一ドットの合計値などの所定のしきい値と比較し、この比較結果に基づいてドットデータを集中化した書込みデータを生成する。 - 特許庁 - A sum signal and a radial push-pull sinal from the reflected light information when a disk is irradiated with a laser beam are obtained (adder 31, subtractor 33), the amplification factor of the radial push-pull signal is controlled (gain control section 34) and outputted according to the level of the sum signal (comparator 32), and a prepit detection signal is obtained from the outputted push-pull signal.
ディスクに対するレーザ照射を行った際の反射光情報から和信号とラジアルプッシュプル信号を得（加算器３１，減算器３３）、和信号のレベルに応じて（コンパレータ３２）、ラジアルプッシュプル信号の増幅度を制御して（ゲイン制御部３４）出力し、出力されたプッシュプル信号からプリピットの検出信号を得る。 - 特許庁 - A differential coding section 10o, a timing generating section 20o, a filter section 30o, an amplitude data generating section 40o, a multiplier 50o, and an IQ separation section 60o of an odd number system process transmission data TD of odd numbered time slots on the basis of a transmission window signal TWe, and an adder section 71 outputs transmission signal data IT, QT.
奇数番目のタイムスロットの送信データＴＤは、送信ウインドウ信号ＴＷｅに基づいて奇数系統の差動符号化部１０ｏ、タイミング生成部２０ｏ、フィルタ部３０ｏ、振幅データ生成部４０ｏ、乗算器５０ｏ及びＩＱ分離部６０ｏで処理され、加算部７１から送信信号データＩＴ，ＱＴとして出力される。 - 特許庁 - In this IC card security system for a game, in an adder 30 for a game token, when a game token is increased, history information write part 31 writes history information to an IC card 50, whereby even if the game token is increased unfair, an IC card suspected to be unfair is detected based upon the contents of history information to inhibit the use.
ゲームトークンの加算装置３０において、ゲームトークンを増加させるとき、履歴情報書込部３１がＩＣカード５０に履歴情報を書込むので、仮にゲームトークンが不正に増加された場合であっても、履歴情報の内容に基づいて、不正の疑いのあるＩＣカードを検知してその利用を阻止できるゲーム用ＩＣカードセキュリティシステム。 - 特許庁 - An N/2 point IFFT (inverse Fourier transform) arithmetic section transforms data of a frequency region with a reference carrier width into data of time region by inverse Fourier transform, an N point IFFT arithmetic section transforms data of a frequency region with a half the reference carrier width into data of time region by inverse Fourier transform, and an adder sums the data by matching the time bases with each other.
Ｎ／２ポイントＩＦＦＴ演算部は基準キャリア幅の周波数領域のデータを逆フーリエ変換により時間領域のデータに変換し、ＮポイントＩＦＦＴ演算部は基準キャリア幅の１／２の周波数領域のデータを逆フーリエ変換により時間領域のデータに変換し、加算器がそれらのデータの時間軸をあわせて加算する。 - 特許庁 - On the decoding side DE, a super-resolution processing unit 7 restores the low-resolution video signal C to the low-frequency video component D and high-frequency video component E, which is expanded by a multiplier 23 to its original amplitude and added by an adder 10 to the low-frequency video signal D to obtain the original video signal F.
復号化側ＤＥでは、超解像処理部７で低解像度映像信号Ｃから低域映像成分Ｄと高域映像成分Ｅとが復元され、高域映像成分Ｅが乗算器２３でもとの振幅に伸長された後、加算器１０で低域映像成分Ｄと加算されることにより、元の映像信号Ｆが得られる。 - 特許庁 - In this way, a constant potential difference of 10 mV can be generated at two input channels of the A/D converter 1 in all regions of input voltages of 0-5 V, so a 9-bit A/D conversion result can be obtained by adding each A/D conversion value of the output channels 1, 2 of the A/D converter 1 via using an adder 2.
これにより、０Ｖ〜５Ｖの入力電圧のすべての領域でＡ／Ｄ変換器１の二つの入力チャンネルに１０ｍＶの一定の電位差を発生させることができるので、Ａ／Ｄ変換器１の出力チャンネル１、２のＡ／Ｄ変換値を加算器２で加算することにより９ビットのＡ／Ｄ変換結果を得ることができる。 - 特許庁 - A voice/noise signal adder 304 outputs the generated noise signal as the output of the noise generator 303 in order to make a decoded signal output during a silence period, and adds a decoded voice signal being the output of the voice decoder 302 to the generated noise signal being the output of the noise generator 303 as the decoded signal.
音声／雑音信号加算器３０４において、無音区間中は雑音生成器３０３の出力である生成雑音信号をそのまま出力し復号信号出力とし、有音区間中は音声復号器３０２の出力である復号音声信号と雑音信号生成器３０３の出力である生成雑音信号を加算し、復号信号として出力する。 - 特許庁 - The oscillator unit 34 repeats operations of using a counter built in an adder 36 to increment an oscillation frequency setting value per unit time and of switching between Hi and Lo of the drive signal when the sum exceeds setting values set respectively corresponding to modes A, B, and outputs drive signals with different phase differences respectively corresponding to the modes A, B to the vibration wave motor.
発振器部３４は、加算器３６に内蔵したカウンタにより単位時間あたりに発振周波数設定値を加算し、加算値がＡモード及びＢモードにそれぞれ対応して設定された設定値を超えた場合に駆動信号のＨｉとＬｏを切り替える動作を繰り返し、Ａモード及びＢモードにそれぞれ対応する位相差の異なる駆動信号を振動波モータに出力する。 - 特許庁 - A predictive motion vector setting unit 523 sets the motion vector of a block which includes a target block and is at a higher hierarchical level and larger in block size than the target block to a predictive motion vector, and an adder unit 525 adds up the set predictive motion vector and a differential motion vector which is output from a selected variable length decoder unit to calculate the motion vector of a target block.
予測動きベクトル設定部５２３は、復号化対象のブロックを含む該復号化対象のブロックよりもブロックサイズの大きい上位階層のブロックの動きベクトルを予測動きベクトルに設定して、加算部５２５は、設定された予測動きベクトルと選択された可変長復号化部から出力された差分動きベクトルを加算して、復号化対象のブロックの動きベクトルを算出する。 - 特許庁 - The DSP 11 actuates a digital audio signal acquiring section 110 and dither signal generators 101-103 to generate an output audio signal from an input signal and to generate a superposing dither signal so that a determined dither signal allotment is realized, and adds each dither signal to the audio signal being superposed by controlling operation of an adder 120.
ＤＳＰ１１は、決定したディザ信号割付を実現するように、デジタルオーディオ信号取得部１１０およびディザ信号発生器１０１〜１０３を起動して、入力信号から出力用のオーディオ信号を生成すると共に重畳するディザ信号を発生させ、加算器１２０の動作を制御して、各ディザ信号を重畳先のオーディオ信号に加算する。 - 特許庁 - The digital filter comprises: a plurality of coefficient multipliers 30, 36, and 40 which multiply a predetermined coefficient to a signal; a plurality of delay devices 34 and 38 which delay a signal; and a plurality of filters which include an adder 32 that adds a plurality of signals, perform delay processing and coefficient multiplication with respect to an input signal and an output signal, and acquire the output signal from the input signal.
信号に所定の係数を乗算する複数の係数乗算器３０，３６，４０と、信号を遅延させる複数の遅延器３４，３８と、複数の信号を加算する加算器３２とを含み入力信号および出力信号についての係数乗算および遅延の処理を施し、入力信号から出力信号を得るフィルタを複数有する。 - 特許庁 - The treatment equipment for the contaminated soil has a catalyst adder 20 for adding the photocatalyst particles to the contaminated soil 1 to be treated, a vibration transporter 30 for moving the soil to be treated while imparting the vibrations thereto and a UV feeder 40 for irradiating the soil 1 to be treated which moves on a conveyance section 32 of the vibration transporter 30 with the UV rays.
汚染土壌の処理装置は、汚染された被処理土壌１に光触媒粒子２を添加する添加する触媒添加装置２０と、被処理土壌に振動を与えながらこれを移動させる振動運搬装置３０と、振動運搬装置３０の搬送部３２上で移動する被処理土壌１に紫外線を照射するための紫外線供給装置４０と、を有する。 - 特許庁 - The control means 30 includes; a first reference voltage generating circuit 31; a subtractor 33 for subtracting a first reference voltage from the detection output of the laser light intensity; an inverting type integrator 34 for integrating outputs of the subtractor 33; a second reference voltage generating circuit 32; and an adder 35 which adds an output of the integrator 34 to a second reference voltage, thereby generating the control output.
制御手段３０は第１の基準電圧生成回路３１と、レーザ光量の検出出力から第１の基準電圧を減算する減算器３３と、減算器３３の出力を積分する反転型の積分器３４と、第２の基準電圧生成回路３２と、積分器３４の出力と第２の基準電圧とを加算して制御出力とする加算器３５とよりなる。 - 特許庁 - To accomplish this, a duplicate sample removal circuit receives a current code and one or more future codes from a device in a pipelined fashion, determines if any of the future codes are the same as the current code, and if they are, provides an increment value to an adder indicative of the current code plus the total number of future codes that match the current code.
これを実現するために、二重サンプリング除外回路は、デバイスから、パイプライン形式で、現在のコードと１以上の将来のコードを受信し、将来のコードのいずれかが現在のコードと同じであるか否か判断し、同じである場合、現在のコードに、現在のコードと一致する将来のコードの総数を足したものを示すインクリメント値を加算器に供給する。 - 特許庁 - An active power command unit 110, which generates active power output command information P0, gradually increases the active power output command information P0 in an active power setter 407, while also getting a power circuit-derived variable component included in governor-free output information reflected in the active power output command information P0 in a first adder 402.
有効電力出力指令情報Ｐ０を生成する有効電力指令部１１０は、有効電力設定器４０７で徐々に有効電力出力指令情報Ｐ０を増加させると共に、第一加算器４０２でガバナフリー出力情報に含まれる、電力系統に由来する変動成分を有効電力出力指令情報Ｐ０に反映させる。 - 特許庁 - The adder circuit, on the basis of the first signal, performs addition of a temperature compensation offset signal, which corresponds to the signal level of the first signal read from a storage section storing the correspondence relation between the signal level of the first signal and the signal level of the temperature compensation offset signal, and the first signal and outputs a second signal indicating a signal level indicating the addition result.
加算回路は、第１の信号に基づいて、第１の信号の信号レベルと温度補償用オフセット信号の信号レベルとの間の対応関係を記憶する記憶部から読み出された第１の信号の信号レベルに対応する温度補償用オフセット信号と、第１の信号とを加算して、その加算結果を示す信号レベルを示す第２の信号を出力する。 - 特許庁 - An optical disk device 100 is provided with a multiplication means 15 for generating a focus vibration component FC from a focus error signal FE, a multiplication means 17 for generating a tracking vibration component TC from a tracking error signal TE, an adder 19 for adding the vibration components FC and TC and a low-pass filter 12A for extracting the vibration component VC out of the added result.
光ディスク装置１００は、フォーカス誤差信号ＦＥからフォーカス振動成分ＦＣを生成する乗算処理手段１５と、トラッキング誤差信号ＴＥからトラッキング振動成分ＴＣを生成する乗算処理手段１７と、振動成分ＦＣ，ＴＣを加算する加算器１９と、この加算結果から振動成分ＶＣを抽出するロー・パス・フィルタ１２Ａとを備えている。 - 特許庁 - In the organic EL display relating to this invention, a driving circuit integrates input data to each pixel constituting a display panel by an adder 4 for every pixel in the state of use; a minimum value detection circuit 7 detects the minimum value of the integrated value; and a subtracter 5 subtracts the minimum value from the integrated value of each pixel to calculate integrated difference data.
本発明に係る有機ＥＬディスプレイにおいて、駆動回路は、使用状態にて、表示パネルを構成する各画素に対する入力データを加算器４によって画素毎に積算し、最小値検出回路７によって積算値の最小値を検出し、減算器５によって各画素の積算値から前記最小値を減算して積算差分データを算出する。 - 特許庁 - An adder circuit adds the input signal Vin to a ramp calibration signal Vcal by inputting, to the sample/hold amplifier 10, the ramp calibration signal Vcal generated to have a frequency identical to that of a sampling clock signal and a predetermined gradient based on the sampling clock signal through calibrating capacitors Ccal having capacitance smaller than the capacitance of the sampling capacitor Cs.
加算回路は、サンプリングクロック信号に基づいてサンプリングクロック信号と同一の周波数及び所定の勾配を有するように発生されたランプ較正信号Ｖｃａｌを、サンプリングキャパシタＣｓの容量よりも小さい容量を有する較正用キャパシタＣｃａｌを介してサンプルホールド増幅器１０に入力することにより、入力信号Ｖｉｎとランプ較正信号Ｖｃａｌを加算する。 - 特許庁 - Also correction gain data corresponding to the PA voltage data from the PA positive voltage generating circuit 110 are generated by an AGC voltage correcting circuit 130, these correction gain data and control voltage data from a BB circuit 10 are added by a voltage adder circuit 140, and the added result is converted to a control voltage by a D/A converter 150 and supplied to an AGC amplifier 30.
また、ＰＡ正電圧生成回路１１０からのＰＡ電圧データに対応する補正ゲインデータがＡＧＣ電圧補正回路１３０にて生成され、該補正ゲインデータとＢＢ回路１０からの制御電圧データとが電圧加算回路１４０にて加算され、該加算結果がＤ／Ａ変換器１５０にて制御電圧に変換されてＡＧＣアンプ３０に供給される。 - 特許庁 - An image processing apparatus 100 is provided with an image reader 101 to read the draft image recorded in a recording medium, a specific image identifier 111 to identify a specific kind of image from the read draft image, and a stamp image adder 104 to add a prescribed stamp image to the draft image when the specific image identifier 111 identifies the specific image.
画像処理装置１００は、記録媒体に記録された原稿画像を読み取る画像読取部１０１と、読み取った原稿画像から特定の種類の画像を認識する特定画像認識部１１１と、特定画像認識部１１１が特定画像を認識したときに、所定のスタンプ画像を原稿画像に付加するスタンプ画像付加部１０４とを備えている。 - 特許庁 - The motor 5 is stopped by stopping supplying of the currents to the coils 105, 106 and 107 by adding voltage values of the signals 113, 114 and 115 by an adder, detecting whether the added value is substantially zero or not by a window comparator, and resultantly detecting that the sum is not substantially zero to be abnormal.
Ｕ相指令信号１１３、Ｖ相指令信号１１４、Ｗ相指令信号１１５の各電圧値を加算回路で加算し、加算した値が実質的にゼロであるか否かをウインドウコンパレータで検出し、実質的にゼロでないことが検出されると異常であるとして、各相コイル１０５、１０６、１０７への電流供給を停止して３相リニアモータ５の駆動を停止する。 - 特許庁 - This receiving device 10 is so designed that a noise detector 10a detects noise propagating in the air direct from a noise generating source or power cable 5 and that a noise adder 10b inverts the phase of the noise detection current detected by the noise detector 10a, adds it to induced current received by receiving coils 1a and 1b, and outputs the obtained current to a receiver.
受電器１０において、雑音検出器１０ａは、空中を伝播する雑音をその雑音発信源（パワーケーブル５）から直に検出し、雑音加算機１０ｂは、雑音検出器１０ａによって検出された雑音検出電流の位相を反転させ、受電コイル１ａ、１ｂによって受信された誘起電流に加算して、受信器に出力する。 - 特許庁 - Virtual address storage means 101 to 104 store address information to specify the storage position of decoded data to be referenced and stored in the memory circuit 111 by each code length, and adder means 105 to 108 sum the received variable length code and the respective address information stored in the virtual address storage means 101 to 104.
一方、各符号長毎に、メモリ回路１１１に記憶された基準となる復号データの格納位置を特定するアドレス情報が仮想アドレス記憶手段１０１乃至１０４に記憶されていて、入力した可変長符号の値と、これら仮想アドレス記憶手段１０１乃至１０４に記憶された夫々のアドレス情報とを加算手段１０５乃至１０８が加算する。 - 特許庁 - An adder obtains the final AC output current command by obtaining the sum of an AC output current command and an AC output current command compensated value, and a gate command calculation means generates a gate command for each semiconductor switching of the self-exciting AC/DC voltage converter to result in matching between the AC output current and the final AC output current command.
加算器は交流出力電流指令と交流出力電流指令補正値の和を求めて最終交流出力電流指令を求め、ゲート指令演算手段は交流出力電流が前記最終交流出力電流指令に一致するように自励式電圧型交直変換装置の各半導体スイッチングに対するゲート指令を作成する。 - 特許庁 - The processor 3 includes at least one multiplier 6 that multiplies RGB signals output from the scope 2 by respectively set coefficients, a coefficient setting means (microcomputers 42, 32) for setting each element datum of the color conversion matrix read out from the memory in the multiplier as the coefficients, and at least one adder 7 that adds up signals output from the multiplier.
プロセッサ３に、スコープ２から出力されたＲＧＢ信号に、それぞれ設定された係数を乗ずる少なくも１つの乗算器６と、メモリから読み出された色変換マトリクスの各要素データを、乗算器に係数として設定する係数設定手段（マイコン４２、３２）と、乗算器が出力する信号を加算する少なくとも１つの加算器７とを設ける。 - 特許庁 - The convergence correcting device 30 has a microcomputer 1, a custom IC 21 which is connected to the microcomputer 1 and has a logic circuit for predetermined specific function calculation built in, an adding circuit 3 which adds the output of the customer IC 2, and an output circuit 4 which amplifies the output of the adder circuit 3 and supplies it as a correcting current to the subyoke 4.
コンバーゼンス補正装置３０は、マイクロコンピュータ１、マイクロコンピュータに１に接続され、予め定められた所定の関数計算を実行する論理回路が作り込まれたカスタムＩＣ２、カスタムＩＣ２の出力を加算する加算回路３、加算回路３の出力を増幅し、サブヨーク５に補正電流として与えるパワーアンプを含む出力回路４を有している。 - 特許庁 - The rotation sensor 11 is equipped with a modulation circuit 15 for modulating a conveyance wave having a higher frequency than the frequencies of the pulses S1, S2 based on an information signal showing information other than the rotational speed of the rotator 10, and an adder 16 for overlapping the pulse S1 with the modulated conveyance wave (modulated wave Sm1) and outputting it to an output wire 17.
回転センサ１１は、回転体１０の回転速度以外の情報を表す情報信号ＳＩに基づき、パルスＳ１，Ｓ２の周波数より高い周波数を有する搬送波を変調する変調回路１５と、パルスＳ１及び変調された搬送波（被変調波Ｓｍ１）を重ね合わせて出力配線１７に出力する加算器１６とを備えている。 - 特許庁 - A controller 3 first dulls assist control of the controller 3 when determining that reference output voltage indicating an input nonexistence state of a position sensor 6 deviates from a normal input nonexistence state, and reduces output of an abnormality determining part 32 from assist output of an FB control part 31 by an adder 33 by setting a degrading mode (a step S13) of reducing the assist output.
コントローラ３は、位置センサ６の入力なしの状態を示す基準出力電圧が、正常な入力無しの状態から逸脱していると判断すると、まずコントローラ３のアシスト制御を鈍くし、且つアシスト出力を下げるデグレードモード（ステップＳ１３）を設定し、FB制御部３１のアシスト出力から異常判断部３２の出力を加算器３３で減じるようにした。 - 特許庁 - This data processor allowing access to a plurality of pieces of the data stored in the multiport memory 105 in one cycle is provided with: a writing register 303 and a reading register 305 acquiring a plurality of second addresses applied with an operation to an acquired first address; and an adder 301 performing an operation of each of the plurality of second addresses and the first address to generate a plurality of third addresses.
マルチポートメモリ１０５されている複数のデータに対し、１回のサイクルでアクセスすることが可能なデータ処理装置において、取得された第１アドレスと演算される第２アドレスを複数取得する書込レジスタ３０３、読出レジスタ３０５、複数の第２アドレスの各々と第１アドレスとを演算し、複数の第３アドレスを生成する加算器３０１を設ける。 - 特許庁 - A digital camera comprises: an imaging part for picking up an image in a prescribed exposure time and outputting pixel data for each pixel an adder for outputting added pixel data adding pixel data according to each other in a plurality of images picked up time-sequentially with such prescribed weighting that the total becomes greater than 1; and a display control part for sequentially displaying images based on the added pixel data on a monitor.
所定の露光時間で画像を撮像し、画素ごとの画素データを出力する撮像部と、相前後して撮像される複数の画像における互いに対応する画素データが、合計が１より大きくなる所定の重み付けで加算された加算画素データを出力する加算部と、上記加算画素データに基づく画像を順次モニタに表示させる表示制御部とを備える。 - 特許庁 - The method multiplies the synchronized IF by the the detected noise level, confirms the synchronization of both signals by comparing a difference between the multiplied signal and the IF with a comparator 10, outputs the summary of the the multiplied signal and the IF which are added by an adder/subtractor device 9 if both signals are synchronized, and outputs the difference between the multiplied signal and the IF if both signals are not synchronized.
この同期した信号と前記ノイズレベル検出信号とを掛け算し、この掛け算後の信号とＩＦとの差を比較器１０で比較して両信号の同期確認を行い、両信号が同期しているときには加減算器９で前記掛け算後の信号とＩＦの和を出力し、両信号が同期していないときには前記掛け算後の信号とＩＦとの差を出力する。 - 特許庁 - The modulating device that modulates data and transmits the modulated data is provided with a divider that divides data into first and second data, a first modulator that modulates the first data with a first carrier, a second modulator that modulates the second data with a second carrier, and an adder that sums the first data modulated by the first modulator and the second data modulated by the second modulator.
データを変調して送信する変調装置であって、データを第１のデータと第２のデータとに分割する分割器と、第１のデータを第１の搬送波により変調する第１の変調器と、第２のデータを第２の搬送波により変調する第２の変調器と、第１の変調器によって変調された第１のデータと、第２の変調器によって変調された第２のデータとを加算する加算器とを備える。 - 特許庁 - A driving force control system comprises an internal combustion engine model 1000 represented by a linearized model including a primary delay element, a computing unit 2000 for calculating a deviation between target engine torque and estimated engine torque, a delay compensator 3000 for compensating the deviation for a response delay, and an adder 4000 for adding the delay compensated deviation to the target engine torque to calculate a engine torque controlled variable.
駆動力制御システムは、１次遅れ要素を含んで線形化されたモデルにより表わされる内燃機関モデル１０００と、目標エンジントルクと推定エンジントルクとの偏差を算出する演算器２０００と、偏差に応答遅れを補償する遅れ補償器３０００と、目標エンジントルクに遅れ補償された偏差を加算してエンジントルク制御量を算出する加算器４０００とを含む。 - 特許庁
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