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＜前へ 1 2 .... 39 40 41 42 43 44 45 46 47 48 49 次へ＞- Furthermore, if the amplitude of the reception signal S1 from the antenna 111 is smaller than the prescribed threshold, the phase control unit 117 generates an in-phase signal S6 attenuated in the prescribed ratio and the first adder 120 adds the signal S6 to the signal S5, thereby enlarging the amplitude of the multiplexed signal S7.
また、アンテナ１１１からの受信信号Ｓ１の振幅が所定のしきい値よりも小さい場合は、位相制御部１１７が所定の割合で減衰した同相の信号Ｓ６を生成し、第１の加算器１２０が信号Ｓ５に信号Ｓ６を加えることによって合波信号Ｓ７の振幅を大きくする。 - 特許庁 - Inverse spread sections 35 of a receiver of the mobile station use the same codes as those used for the transmission to apply inverse spread processing to the received data corresponding to the transmission mode, demodulation sections 47 demodulate the data, an adder section 49 sums them, and a decoding section 50 decodes the sum output to reproduce the data.
移動局の受信機では、当該送信モードに対応して、複数の逆拡散部３５で送信で用いられたと同じ複数のコードで逆拡散を行ない、複数の復調部４７により復調し、加算部４９により加算し、その加算出力を復号部５０で復号することによりデータを再生する。 - 特許庁 - During scanning, the measurement of picture data and that of reference X-ray quantities A, B (3A, 3B) are nearly simultaneously executed to output the former as a measuring data signal 4 and concerning the latter, after adding the quantities A and B (3A and 3B) together by an adder 5, to output their average as a reference X-ray quantity.
スキャン中に、画像データの計測と基準Ｘ線量Ａ，Ｂ（３Ａ，３Ｂ）の計測をほぼ同時に行い、前者については測定データ信号（４）として出力し、後者については基準Ｘ線量Ａ，Ｂ（３Ａ，３Ｂ）を加算器（５）にて加算後、平均値を基準Ｘ線量として出力する。 - 特許庁 - Each syndrome computing unit 2-t selects an added value outputted from the adder 13, stores it in the delayer 11 when a value of the receiving data sequences is valid, selects a value outputted from the delayer 11 and stores it in the delayer 11 again when the value of the receiving data sequence is invalid.
各シンドローム演算器２-ｔは、受信データ系列の値が有効である場合には、加算器１３から出力される加算値を選択して遅延器１１に格納し、受信データ系列の値が有効でない場合には遅延器１１から出力された値を選択して再度遅延器１１に格納する。 - 特許庁 - A voiced sound generating section 5a of the voice synthesizer consists of n single formant generating sections 10_n, an adder 11 which adds outputs of the sections 10_n to generate one pitch waveform, a one pitch waveform buffer section 12, and a waveform superimposing section 13 in which one pitch waveforms are superimposed while displacing them for every pitch period Pf.
音声合成装置の有声音生成部５ａは、ｎ個の単一フォルマント生成部１０_ｎと、これらの出力を加算して１ピッチ波形を生成する加算器１１と、１ピッチ波形バッファ部１２と、ピッチ周期Ｐｆずつ、ずらしながら１ピッチ波形を重畳する波形重畳部１３とから構成される。 - 特許庁 - An adder 22 sums a signal received by an input terminal C20 resulting from being given to a test object element and fed back from an output terminal A18 and a signal given to the test object element and subjected to phase/amplitude adjustment by a phase delay device 12 and a multiplier 13 and subjected to phase inversion.
試験対象素子に入力した出力端子Ａ１８からの信号が帰還され入力端子Ｃ２０に入った信号と、試験対象素子に入力した信号を位相遅延器１２および乗算器１３により位相／振幅を調整した信号を、位相反転し加算器２２で加算する。 - 特許庁 - Alternatively, an encoded predictive value determining section 104 predicts an encoded predictive value, that is a signal level of the predictive value after encoding, beforehand from a signal level of the predictive value, and a result of adding the quantized value and the second offset value is further added/subtracted to/from the encoded predictive value by an adder 111, thereby obtaining encoded data of M bits.
一方で、符号化予測値決定部１０４にて前記予測値の信号レベルから符号化後の予測値の信号レベルである符号化予測値を前もって予測し、量子化値と前記第２オフセット値との加算結果を、更に加算器１１１にて前記符号化予測値に加減算することにより、Ｍビットの符号化データを得る。 - 特許庁 - According to control of a mute circuit 63, the adder 61 integrates signals of an integration section by accumulating signal values every time sampling clock is supplied for signals of range established as an integration section among signals corresponding to 0.5 bits of disk data supplied from the A/D conversion circuit 42.
加算器６１は、ミュート回路６３の制御に応じて、Ａ／Ｄ変換回路４２から供給されたディスクデータ０．５ビット分に相当するの信号のうち、積分区間として設定された範囲の信号について、サンプリングクロックが供給される毎に信号値を累算することにより、積分区間の信号を積分する。 - 特許庁 - The amplifier for the photoelectric conversion element is provided with a current-to-voltage conversion circuit which takes out n pieces of signal voltages from a signal current obtained from the photoelectric conversion element through n pieces (where n≥2) of current-to-voltage conversion resistor connected in series via respective transistors and an adder amplifier circuit which adds the n pieces of signal voltages so as to be amplified.
光電変換素子から得られる信号電流をトランジスタを介して直列接続されたｎ（ｎ≧２）個の電流−電圧変換抵抗からｎ個の信号電圧を取り出す電流−電圧変換回路と、前記ｎ個の信号電圧を加算・増幅する加算増幅回路とを備えた光電変換素子用アンプ。 - 特許庁 - An adder 60 calculates the total of the products calculated by the respective multipliers 58-1 to 58-5 to calculate convolutional sums of the distortion compensation coefficients A_1,k and power multipliers |x(n-k)|^1 for a plurality of values of "l", and further to calculate the total of the convolutional sums calculated for each of the values of "l".
加算器６０は、各乗算器５８−１〜５８−５で演算された積の総和を演算することで歪補償係数Ａ_l,kとべき乗数|ｘ(ｎ−ｋ)|^lとの畳み込み和を複数通りのｌの値に関してそれぞれ演算し、さらに、各ｌの値毎に演算された畳み込み和の総和を演算する。 - 特許庁 - This waveform shaping digital filter circuit is provided with a shift register part 100 for shifting input data, a variable tap coefficient multiplying part 1120A for multiplying and outputting a tap coefficient in respect to the data from the shift register part and an adder 1130 for adding all the outputs of the variable tap coefficient multiplying part 1120A.
本発明による波形整形デジタルフィルタ回路は、入力データをシフトするシフトレジスタ部１１１０と、シフトレジスタ部からのデータに対してタップ係数を乗算し出力するための可変タップ係数乗算部１１２０Ａと、可変タップ係数乗算部１１２０Ａの出力をすべて加算する加算器１１３０とを備える。 - 特許庁 - A distortion signal generating section 14 outputs a distortion signal with a reverse characteristic of intermodulation distortion the occurrence of which in the superconducting filter 12 is expected, and an adder section 13 composes an input signal and the distortion signal and outputs the composition to the superconducting filter 12 to thereby compensate the intermodulation distortion generated in the superconducting filter 12.
歪信号生成部１４で、超電導フィルタ１２で発生すると予想される相互変調歪みの逆特性である歪信号を出力し、加算部１３で、入力信号と当該歪信号を合成して超電導フィルタ１２に出力することで、超電導フィルタ１２において発生する相互変調歪みを補償する歪補償回路である。 - 特許庁 - An audio signal processing apparatus of the invention comprises: a first multiplier 112 for multiplying a digital audio signal by a first constant; an adder 114 for adding a second constant to the multiplied digital audio signal; and a second multiplier 116 for multiplying the digital audio signal which is an original signal, by the digital audio signal to which the second constant is added.
本発明によるオーディオ信号処理装置は，デジタルオーディオ信号を第１定数倍する第１乗算器１１２と，定数倍されたデジタルオーディオ信号に第２定数を加える加算器１１４と，原信号であるデジタルオーディオ信号と，第２定数を加えたデジタルオーディオ信号とを乗算する第２乗算器１１６とを備えることを特徴としている。 - 特許庁 - The switch element includes an adder that sums two or more input data when the input data has the same address in the shared memory and a controller 140 that is adapted to select an output switch port by operating the switch element and processing an address at an addressable location to select the output switch port.
スイッチ素子は、さらに、入力データがメモリ手段内において同一のアドレスを有しているとき、２つまたはそれ以上の入力データの和をとる加算手段と、スイッチ素子の作動を行い、アドレス指定可能な位置のアドレスを処理することによって出力スイッチポートを選択するのに適合したプロセッサー手段１４０とを有する。 - 特許庁 - The receiver includes: a received signal input section 30; a synchronization detection unit 31 configured to include a synchronization detector 31a; and a turbo equalization unit 34 configured to include an interference replica generator 34a; an LLR-modulation signal expected value converter 34b; a MAP detector 34c; and an interference elimination adder 34d.
この受信機は、受信信号入力部３０と、同期検波器３１ａを含んで構成される同期検波ユニット３１と、干渉レプリカ生成器３４ａ、ＬＬＲ−変調信号期待値変換器３４ｂ、ＭＡＰ検出器３４ｃ、および干渉除去用加算器３４ｄを含んで構成されるターボ等化ユニット３４とを有している。 - 特許庁 - Upon cutoff of a load or receipt of an FCB command, a second signal changeover device 20 holds a feedwater valve opening signal D' updated right before input of the FCB command and a third signal changeover device 21 similarly holds a boiler pressure F and changes it over to respective holding values and outputs the respective values to an adder 23 and a function generator 14.
負荷遮断またはＦＣＢの指令を受けた時は、第２の信号切替器２０はＦＣＢ指令の入力直前に更新した給水弁開度信号Ｄ’を、第３の信号切替器２１は同様にボイラ圧力Ｆをそれぞれ保持し、その保持した値に切り替えて加算器２３と関数発生器１４にそれぞれ出力する。 - 特許庁 - By taking notice of it that the distribution of jitter components of an output clock of a ring oscillator 10 wherein inverters 11 to 19 are connected in a ring to produce the clock and that of a ring oscillator 20 wherein inverters 21 to 29 are connected in a ring to produce the clock are respectively equal to the normal distribution, an adder 30 sums the respective output clocks to produce a resulting output clock.
インバータ１１〜１９をリング状に接続してクロックを発生するリングオシレータ１０およびインバータ２１〜２９をリング状に接続してクロックを発生するリングオシレータ２０のそれぞれの出力クロックのジッタ成分の分布が正規分布に等しいことに着目し、それぞれの出力クロックを加算器３０で加算して出力クロックを生成する。 - 特許庁 - The weighting factor calculator 106 calculates only a weighting factor to the reception signal of the two slots, namely the reference slot and the slot before the reference one, when a demodulation timing detector 104 informs the weighting factor calculator 106 of demodulation start timing, and inputs the two calculated weighting factors and the arrival information of the demodulation start timing into the weighting adder 107.
重み係数算出部１０６は、復調タイミング検出部１０４から復調開始タイミングを通知されたときには、基準スロットとその前スロットとの計２スロットの受信信号に対する重み係数のみを算出し、算出された２つの重み係数と復調開始タイミングの到来情報とを重み付け加算部１０７に入力する。 - 特許庁 - The mute signal generating part 7 generates a mute signal Vm selectively having the level of a ground voltage Vss or analog common voltage Vc so that an output voltage Vout can become the ground voltage Vss by absorbing the offset voltage to be generated by the inverted adder 5 when changing that level (in the mute operation).
ミュート信号発生部７は、グランド電圧Ｖｓｓまたはアナログコモン電圧Ｖｃのいずれかのレベルを選択的に持つとともに、そのレベルが変化するときに（ミュート動作時）、反転加算器５の発生するオフセット電圧を吸収してその出力電圧Ｖｏｕｔがグランド電圧Ｖｓｓになるようなミュート信号Ｖｍを発生するようにした。 - 特許庁 - To provide a floating point remainder computing element, an information processing device, and a computer program, capable of executing floating point remainder computation with addition of small quantity of circuits only by effectively using a floating point adder and an aligner (shifter) which are normally provided on an information processing device such as a processor in a computer.
本発明は、浮動小数点剰余演算器、情報処理装置及びコンピュータプログラムに関し、計算機のプロセッサ等の情報処理装置に標準で具備されている浮動小数点加算器やアライナ（シフタ）を効果的に流用し、少量の回路を付加するだけで浮動小数点剰余演算を実現可能とすることを目的とする。 - 特許庁 - A phase error absolute value being an addition result ADD of an adder 4203 is compared with a threshold value Vth by an absolute value comparator 4205, a polarity of a PHERR signal when the phase error absolute value exceeds the threshold value Vth is compared with a polarity of a current PHERR signal by a noncoincidence detecting circuit 4208.
加算器４２０３の加算結果ＡＤＤである位相誤差絶対値を絶対値比較器４２０５でしきい値Ｖｔｈと比較し、当該位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを不一致検出回路４２０８で比較する。 - 特許庁 - Using a magnetic pole position correction value Δθthus obtained, an adder 19 adds Δθ to a rotor rotary angle O m detected by an encoder 20 that is mounted to a motor shaft to detect a commutation electrical angle θ.
ステータに通電する３相交流電流をｄ軸電流、ｑ軸電流のそれぞれに対してフィードバック制御を行う制御装置において、トルク指令値が所定値以下である場合にはｄ軸電流誤差増幅器の出力を積分して磁極位置補正値Δθを演算し、トルク指令値が所定値以上である場合には、この磁極位置補正値を保持する。 - 特許庁 - The outputs s(n) of the filter 10 are filtering processed by a fundamental structure component processing filter 30 or given to one of the inputs of an adder 50 in a through- state, added to an output v(n) of the filter 20 and output audio signals Y(n) from which small amplitude random noise is eliminated, are outputted.
基本構造成分抽出フィルタ１０の出力ｓ（ｎ）は、基本構造成分処理フィルタ３０でフィルタリングされるか、又はスルー状態で加算器５０の一方の入力に与えられ、ここで残差成分処理フィルタ２０の出力ｖ（ｎ）と加算されて、小振幅ランダム雑音の除去された出力音声信号Ｙ（ｎ）が出力される。 - 特許庁 - An addition sound generating part 30 generates an addition sound signal which has a frequency band close to the frequency band of the information-superimposed sound signal and an amplitude level lower by a predetermined level than the amplitude level of the information-superimposed sound signal on the basis of the frequency band and amplitude level of the information-superimposed sound signal, and outputs the addition sound signal to the adder 40.
付加音信号生成部３０は、情報重畳音信号の周波数帯域および振幅レベルに基づいて、該情報重畳音信号の周波数帯域に近接する周波数帯域を有し、情報重畳音信号の振幅レベルよりも所定レベル低い振幅レベルの付加音信号を生成し、加算器４０へ出力する。 - 特許庁 - An adder 8 adds a phase delay θ of a phase delaying device 6 to the extracted imaginary part, and a weighting device 14 performs weighting, and a phase-delayed imaginary part is multiplied successively by amplitude information outputted from the cross spectrum computing unit 2 by a multiplication processor 4, and an operated output is outputted from an output device 5.
加算器８は抽出された虚数部に位相遅延器６の位相遅延θを加算して重み付け器１４により重み付けを行い、位相遅延された虚数部は乗算処理器４にてクロススペクトル演算器２から出力された振幅情報に次々に乗算処理され、演算された出力が出力器５から出力される。 - 特許庁 - To provide a method and a system used for accessing a designated cache line by using previously decoded base address offset bits stored with a register file, which eliminate the need to execute entire address decoding in a cache access path and replace an address generation adder multiple logic with a single-level rotation device/multiplexer logic.
レジスタファイルによって格納された、以前に復号されたベースアドレスオフセットビットを用いて、指定されたキャッシュラインにアクセスし、キャッシュアクセス経路において全アドレス復号を実行する必要性を無くし、アドレス発生加算器の多レベル論理を単一レベルの回転装置／マルチプレクサ論理によって置換するための方法およびシステムを提供する。 - 特許庁 - Also, a reception beam former 46 provided with some processing channels connected to the intra-group reception processors is provided and the respective processing channels are provided with beam former delay for synthesizing a reception beam from the echo by delaying signals received from the intra-group reception processors and a beam former adder 50 for receiving and adding the signals from the processing channels.
また、グループ内受信プロセッサに接続される幾つかの処理チャンネルを含む受信ビームフォーマ４６を含み、各処理チャンネルは、グループ内受信プロセッサから受信した信号を遅延させることによってエコーから受信ビームを合成するビームフォーマ遅延と、処理チャンネルからの信号を受信して加算するビームフォーマ加算器５０を含む。 - 特許庁 - A scaling ratio setting part 1, an adder 3 and a D flip-flop 4 repeats adding a value in which the interpixel distance of input pixels is multiplied by the reciprocal of a magnifying ratio or a reducing ratio to the coordinate value generated at a generating timing immediately before and making a value posterior to the addition to be a coordinate value at a current generating timing for every generating timing.
拡大縮小率設定部１、加算器３及びＤフリップフロップ４は、入力画素の画素間距離に拡大率または縮小率の逆数を掛けた値を、直前の生成タイミングで生成された座標値に加算して、加算後の値を現生成タイミングにおける座標値とすることを生成タイミング毎に繰り返す。 - 特許庁 - A low-level offset is added to a digital signal outputted from a frame separation part 17 by an adder Q, and respective bits of digital data corresponding to an analog signal about a zero level inputted to a DACd become encoded data wherein the bits are not changed between "1" and "0" all together, whereby addition of digital data changes interfering with the analog signal is prevented.
フレーム分離部１７の出力するデジタル信号に加算器Ｑにより低レベルのオフセットを加え、ＤＡＣｄへ入力されるゼロレベル近辺のアナログ信号に対応するデジタルデータの各ビットが、揃って「１」と「０」との間を変化しない符号化データとなってＤＡＣｄへ入力することによりアナログ信号に干渉するデジタルデータ変化の相加を防ぐ。 - 特許庁 - INFORMATION PROVIDING SYSTEM, INFORMATION PROVIDING METHOD, IDENTIFICATION INFORMATION ADDER, COMPUTER READABLE RECORDING MEDIUM IN WHICH IDENTIFICATION INFORMATION ADDITION PROGRAM IS RECORDED, INFORMATION PROVIDER, COMPUTER READABLE RECORDING MEDIUM IN WHICH INFORMATION PROVIDING PROGRAM IS RECORDED, INFORMATION USE TERMINAL AND COMPUTER READABLE RECORDING MEDIUM IN WHICH INFORMATION PROGRAM IS RECORDED
情報提供システム及び情報提供方法、識別情報付加装置及び識別情報付加プログラムを記録したコンピュータ読み取り可能な記録媒体、情報提供装置及び情報提供プログラムを記録したコンピュータ読み取り可能な記録媒体、情報利用端末及び情報利用プログラムを記録したコンピュータ読み取り可能な記録媒体 - 特許庁 - A gain value calculation part 33 is supplied with the position target value rx and speed target value rv, and information rr showing whether an inverting operation of movement of the key 1 is performed; when the inverting operation is performed, the loop gain of the feedback loop is made small and a 2nd adder 37 adds a designated value to the control signal uxv.
ゲイン値算出部３３には、位置目標値ｒｘ及び速度目標値ｒｖと、鍵１の動きの反転動作が有ったか否かの情報ｒｒが供給され、反転動作有りの場合、前記フィードバックループにおけるループゲインを小さくすると共に、第２の加算器３７において制御信号ｕｘｖに所定値を加算する。 - 特許庁 - The electromagnetic transponder reader has a sensor on an oscillation circuit of a parameter which is a function of a load of the transponder, a phase demodulator and an amplitude demodulator which are parallel functionally at least for receiving a signal from the sensor, an adder for the results of the demodulators, and a delay element serially connected with one demodulator for compensating a propagation time difference between the both.
トランスポンダの負荷の関数である変数の発振回路の上でのセンサと、少なくとも機能的に並列で前記センサからの信号を受ける位相復調器及び振幅復調器と、各復調器の結果の加算器と、一方の復調器と直列に接続されて両者の伝搬時間差を補償する遅延素子とを有する。 - 特許庁 - At the time of the division, the division is started by inputting a divided through a register 21, and a divider through a register 31 to a carry preservation type adder, and a next quotient is repeatedly predicted by a quotient selecting circuit from obtained sum components and carry components, and the positive components and negative components of the quotient in a redundant format being a divided result are preserved in registers 36 and 37.
除算では、被除数をレジスタ２１経由で、除数をレジスタ３１経由で桁上げ保存型加算器に入力して除算を開始し、得られたサム成分とキャリー成分から商選択回路が次の商を予測することを繰り返し、除算結果である冗長形式の商の正成分と負成分がレジスタ３６、３７に保存される。 - 特許庁 - The conversion Hofmann table 1 is read by an address generating means 2 composed of a counter 3 as a +1 adder and a selector 4, input data are extracted, bit by bit, by a bit extraction and decision part 5 according to read flags, and the readout address of the conversion Hofmann table 1 is controlled according to the values of the bits to make a binary tree search.
＋１加算器であるカウンタ３とセレクタ４からなるアドレス生成手段２により、前記変換ハフマンテーブル１を読み出し、読み出されたフラグに応じてビット抜出し及び判定部５により入力データを１ビットずつ抜出し、そのビットの値に応じて、変換ハフマンテーブル１の読み出しアドレスを制御して二分木探索を行う。 - 特許庁 - The device which adaptively compensate for an inaccuracy in the analog/digital converter 100, comprises a comparator 104 which compares an analog input signal 102 to a reference signal 108, and generates a decision signal 110, and an adder 112 which generates an error signal 114, by adding the analog input signal to a control signal 130.
アナログ／ディジタル変換器１００における誤りを適応的に補償する装置は、アナログ入力信号１０２を基準信号１０８と比較して判定信号１１０を生成する比較器１０４と、アナログ入力信号を制御信号１３０と加算することによって誤差信号１１４を生成する加算器１１２とを備える。 - 特許庁 - Then, a READ counter to be increased or decreased in an H pixel cycle or a V pixel cycle by a 1 pixel unit and the READ counter to be increased or decreased by an H pixel unit or a V pixel unit are provided and the read address of the SRAM is selected by the combination of the counters, a multiplier 108 and an adder 109.
次に、１画素単位でＨ画素周期またはＶ画素周期でインクリメントまたはデクリメントするＲＥＡＤカウンタ、Ｈ画素単位またはＶ画素単位でインクリメントまたはデクリメントするＲＥＡＤカウンタを設けておいて、それらのカウンタと乗算器１０８と加算器１０９の組み合わせにより、ＳＲＡＭのリードアドレスを選択する。 - 特許庁 - Using the deviation ε, a proportioning term control means 12 and differential term control means 14 of a first assist steering torque command amperage control means decide the command amperages Tca and Tcb for the torque, respectively, and they are added by an adder 15 and the sum is fed to a motor control part 16 as the command amperage Tc1 for the first assist steering torque.
偏差εによって第１の補助操舵トルク指令電流値制御手段の比例項制御手段１２及び微分項制御手段１４でそれぞれトルクの指令電流値Ｔｃa及びＴｃbが決定されて、それらが加算器１５で加算されることで第１の補助操舵トルクの指令電流値Ｔc１としてモータ制御部１６に出力される。 - 特許庁 - A fetch address generation circuit 20 formed of adders 21 and 22 generates a fetch address based on an execution address generated by a program counter circuit 110 formed of a flip flop 111, an adder 112 and a multiplexer 113 and on a differential address generated by a differential address generation circuit 10 formed of a flip flop 11 and a computing element 12.
フリップフロップ１１１と加算器１１２とマルチプレクサ１１３からなるプログラムカウンタ回路１１０により生成された実行アドレスと、フリップフロップ１１と演算器１２からなる差分アドレス生成回路１０により生成された差分アドレスとに基づいて、加算器２１，２２からなるフェッチアドレス生成回路２０でフェッチアドレスを生成する。 - 特許庁 - In decimation, the double oversampled data are distributed into two by a demultiplexer 1, respective outoputs are inputted through the switching circuits 2 and 3 to the even-numbered tap filter circuit 4 and the odd-numbered tap filter circuit 5 respectively, the prescribed convolution arithmetic is performed, and the result is added by an adder 6 and outputted as normally sampled data.
デシメーション時には、２倍オーバーサンプリングデータがデマルチプレクサ１において２つに振り分けられ、それぞれの出力は切り替え回路２、３を介して偶タップフィルタ回路４および奇タップフィルタ回路５にそれぞれ入力されて、所定の畳み込み演算がなされ、その結果が加算器６によって加算されて、１倍サンプリングデータとして出力される。 - 特許庁 - The floating-point adder which performs addition and subtraction of two pieces of given floating-point data codes the large/small relation between data corresponding to clip coordinates and the other given data according to the results of exponent comparison and mantissa comparison between the two pieces of data which are made before the digit matching process of the mantissa parts and the signs of the two pieces of data.
与えられる２つの浮動小数点データの加算および減算を行なう浮動小数点加算器において、仮数部の桁合わせ処理の前処理で行なわれる２データの指数比較および仮数比較の結果と２データの符号とに基づいて、クリップ座標に対応するデータと与えられた他方のデータとの大小関係をそれぞれコード化する。 - 特許庁 - A transmitter 1 includes: a modulated data signal generating section 11 for generating a modulated data signal modulated by a baseband data signal; a low frequency link signal generating section 12 for generating a low frequency link signal; an adder 13 for generating an addition signal including the two signals; and an electrode 14 for applying an electric field corresponding to an addition signal.
送信機１は、ベースバンドデータ信号によって変調された変調データ信号を生成する変調データ信号生成部１１、低周波リンク信号を生成する低周波リンク信号生成部１２、該２信号を含む加算信号を生成する加算器１３、加算信号に応じた電界を印加するための電極１４を備える。 - 特許庁 - A compensation signal Vc from a runout compensation signal setting circuit 15 for compensating an influence to the waveform of an electric signal Vin by material nonuniformity and scratches of a rotating shaft is added to an electric signal Vin from an eddy current displacement sensor 19 disposed opposite to the rotating shaft 7 by an adder 16 to output a compensation electric signal.
回転軸７と対向配置される渦電流変位センサ１９からの電気信号Ｖｉｎに、回転軸の材質的不均一や傷により電気信号Ｖｉｎの波形が受ける影響を補償するランナウト補償信号設定回路１５からの補償信号Ｖｃを加算器１６にて加えて、補償電気信号を出力する。 - 特許庁 - Control parameter values of the motor 22 of the dynamometer 2 for front wheels and the motor 22 of the dynamometer 3 for rear wheels calculated by a travel resistance torque control block 51 are corrected so as to synchronize the rotations of both motors using a speed synchronizing signal formed by adding the speed difference adjusting signal to the angular acceleration difference adjusting signal with an adjusting signal adder 527.
そして、速度差調整信号を角加速度差調整信号とを調整信号加算器５２７で加算した速度同期信号で、走行抵抗トルク制御ブロック５１が算出した前輪用ダイナモメータ２のモータ２２と後輪用ダイナモメータ３のモータ２２の制御パラメータ値を、両モータの回転が同期するように補正する。 - 特許庁 - For each arrival cell, an adder 3 and a control circuit 6 increase the number of cells stored in the memory 2 by one as to the cell to update the value, a comparator 4 compares the number of arrival cells with the maximum number transfer cells, and a cell decision part 1 decides whether or not the arrival cell has band violation.
一方、各到着セルに対応して、加算器３および制御回路６により、その到着セルについてメモリ２に記憶された到着セル数を１だけ増加して更新し、比較器４により到着セル数と最大転送セル数とを比較し、セル判定部１により、その比較結果に基づいて到着セルが帯域違反しているか否かを判定する。 - 特許庁 - When the read selector switch 102 selects the first register 101a and the write selector switch 103 selects the second register 101b, an addition result by an adder 105 can be stored on the second register 101b while the pointer value of the first register 101a is preserved without transferring the pointer value between the resisters 101a and 101b.
読み出し用選択スイッチ１０２が第１レジスタ１０１ａを選択し、書き込み用選択スイッチ１０３が第２レジスタ１０１ｂを選択すると、レジスタ１０１ａ・１０１ｂ間でのポインタ値の転送をすることなく、第１レジスタ１０１ａのポインタ値を保存したまま、加算器１０５による加算結果を第２レジスタ１０１ｂに格納することができる。 - 特許庁 - More specifically, the compensator 21 includes a sampling circuit 31 and an A/D converter 32 for sampling the controlled waveform data of the inclined magnetic field at regular intervals and digitizing them, a compensating circuit 33 for computing eddy compensation data based on the digital data and according to a time constant and gains, and an adder 34 which adds the eddy compensation data to the controlled waveform data.
補償器２１は具体的には、傾斜磁場の制御波形データを一定間隔でサンプリングしてデジタル化するサンプリング回路３１及びＡ／Ｄ変換器３２と、このデジタルデータに基いて時定数とゲインとにより渦補償データを演算する補償回路３３と、この渦補償データを制御波形データに加算する加算器３４とを備える。 - 特許庁 - An offset circuit 14 outputs a voltage for offset regulation in response to the range determining signal, an adder 15 subtracts the voltage for the offset regulation based on the output voltage of the amplifying circuit 12, an output circuit 16a outputs an offset-regulated voltage, and a consumed current switching circuit 17 changes a consumed current of a pressure sensor in response to the range.
オフセット回路１４はレンジ判定信号に応じたオフセット調整用の電圧を出力し、加算器１５は増幅回路１２の出力電圧からオフセット調整用の電圧を減算し、出力回路１６ａはオフセット調整された電圧を出力し、消費電流切替回路１７はレンジに応じて圧力センサの消費電流を変化させる。 - 特許庁 - By adding these second and third push-pull signals by an adder 45, a crosstalk component contained in the first push-pull signal is generated so that the wobble information of a recording track is generated and outputted by using a signal in which the crosstalk component is cancelled from the first push-pull signal containing the wobble signal component of the recording track.
そして、この第２及び第３のプッシュプル信号を加算器４５で加算することで第１のプッシュプル信号に含まれているクロストーク成分を生成し、記録トラックのウォブル信号成分を含んでいる第１のプッシュプル信号からクロストーク成分をキャンセルした信号を用いて記録トラックのウォブル情報を生成し出力するようにした。 - 特許庁 - For the reception signals obtained in the vibrators 103 and 104 of a sub array 101 inside a two-dimensional array 100, phasing and addition are performed by performing phasing by varying a phase amount by variable phase shifters 107 and 108 inside a sub beam former 119 respectively and adding output signals from the variable phase shifters 107 and 108 by an adder 109.
２次元アレイ１００内のサブアレイ１０１の振動子１０３、１０４で得られた受信信号に対して、それぞれ、サブビームフォーマ１１９内の可変移相器１０７、１０８により位相量を変化させて整相し、可変移相器１０７と１０８からの出力信号を加算器１０９により加算することで整相加算を行う。 - 特許庁 - The gas mixture from the each precise flow controller mixed in a mixer 7 is measured by the mass flowmeter 9 of thermal type or the like, and measured data therein are calibrated by a data with the flow rate of the each gas supplied from the each precise flow controller added by an adder 15, in this instrument for measuring precise flow rate of gas mixture.
混合器７で混合した各精密流量制御装置からの混合ガスを熱式等の質量流量計９で計測し、その計測データを各精密流量制御装置から供給した各ガスの流量を加算器１５で加算したデータで校正することにより混合気体の精密流量測定装置とする。 - 特許庁
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