「adder」を含む例文一覧(2405)
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加算部７５は、平均画素算出部７１から入力される注目画素に対応する平均Ｍ_R（Ｐ）に、補正値算出部７４からの補正値を加算して補正信号Ｒｒを算出する。 - 特許庁 - An adder 2 outputs a feedback signal and the relative speed signal of a bow speed, and an excitation signal is outputted to a linear system through a nonlinear function part 3, a low-pass filter 4, and a coefficient multiplier 5.
加算器２において、フィードバック信号と弓速度の相対速度信号が出力され、非線形関数部３、ローパスフィルタ４、係数乗算器５を経て、励振信号が線形系に出力される。 - 特許庁 - To provide a digital modulating device for modulating base band signal data by a carrier wave with arbitrary frequencies, and for outputting a modulated signal without using any oscillator for a carrier wave, multiplier, or adder.
搬送波用の発振器や乗算器さらには加算器を必要とせず、任意の周波数の搬送波でベースバンド信号データを変調し、変調信号を出力できるディジタル変調装置を提供する。 - 特許庁 - An adder 56e corrects effective images corresponding to the effective pixel area out of the images output from the image sensor by referring to the light leakage correction data created by the correction data creation circuit 56a.
加算器５６ｅは、イメージセンサから出力された画像のうち有効画素エリアに対応する有効画像を、補正データ作成回路５６ａによって作成された漏光補正データを参照して補正する。 - 特許庁 - A weight coefficient calculation circuit 209 calculates a weight coefficient α by using the fD detection result or the statistic processing result and outputs the weight coefficient α to a weight adder circuit 203.
重み係数算出回路２０９では、ｆＤ検出結果又は統計処理結果を用いて重み係数αを算出し、この重み係数αを重み付け加算回路２０３に出力する。 - 特許庁 - Output signals of four antennas A_1 to A_4 are multiplied by complex coefficients w'_1 to w'_4 by four multipliers 1-1 to 1-4, and the signals are summed by an adder 2 and output as a composite signal.
４個のアンテナＡ_１〜Ａ_４の出力信号に４個の乗算器１−１〜１−４で複素係数ｗ’_１〜ｗ’_４が乗ぜられ、加算器２にで加算されて合成信号として出力される。 - 特許庁 - This arithmetic processor is provided with two single precision multipliers 101 and 102, two double precision adder/subtracters 103 and 104, one shifter 105 for digit matching, a register file 106 and a latch 116 for accumulation.
２個の単精度乗算器１０１，１０２と、２個の倍精度加減算器１０３，１０４と、桁合わせのための１個のシフタ１０５と、累算のためのレジスタファイル１０６及びラッチ１１６とを設ける。 - 特許庁 - Coefficient units 18, 19 multiply interpolation coefficients (1-k), k with the selectively outputted scanning line signal, an adder 20 sums the multiplied scanning line signals to provide the output of the scanning line signal, after the conversion.
選択出力された走査線信号は係数器１８、１９によって補間係数（１−ｋ）、ｋが乗じられ、加算器２０によって加算されて変換後の走査線信号として出力される。 - 特許庁 - An output voltage 2Vh2 not containing the offset voltage Vu2 is obtained by the same manner, by adding a voltage 2Kh2' with the output voltage Kh2' multiplied with two and the output voltage Kh2, by an adder 16b.
同様にして出力電圧Ｋｈ２’を２倍した２Ｋｈ２‘と出力電圧Ｋｈ２とを加算器１６ｂで加算することによりオフセット電圧Ｖｕ２を含まない出力電圧２Ｖｈ２を得る。 - 特許庁 - A heating frequency adder 32 cumulatively adds the heating coefficients to the heating frequency of the arithmetic blocks stored in an arithmetic block heating frequency register 22 according to the advance of the scheduled instructions.
発熱度数加算器３２は、スケジュールされた命令の進行に合わせて、演算ブロック発熱度数レジスタ２２に保持されている該当する演算ブロックの発熱度数に発熱係数を累積加算する。 - 特許庁 - Then the output obtained from a differentiation circuit 10 is added to the inverted output that is delayed compared with the obtained output to obtain a pair of outputs showing the said changing part from an adder circuit 6.
さらに、微分回路１０から得られた出力とその出力に比較して遅延し反転した出力とを加算することにより、該変化部分を示す一対の出力を加算回路６から得る。 - 特許庁 - A multiplier 122 multiplies a filter coefficient a1 with an output signal of the delay unit 111 at a succeeding clock and an adder 131 adds the result of multiplication with an output signal of the delay unit 112.
次のクロックでは、乗算器１２２が遅延器１１１の出力信号にフィルタ係数ａ１を乗じ、その乗算結果と遅延器１１２の出力信号とが加算器１３１により加算される。 - 特許庁 - A digital adder 5 digitally sums data Dn being an output of the circuit 2 and parallel data dn converted by a reception circuit 1 and convert the sum into analog data.
該データＤｎと、入力端子Ａから入力され、受信回路１により変換されたパラレルデータｄｎとは、デジタル加算器５によってそのままデジタル加算された後、デジタル−アナログ変換されて出力される。 - 特許庁 - The output of a synchronous wave detecting circuit 100 is integrated for n-times by an adder 21 and a resistor 23, and the output of the synchronous wave detecting circuit 100 for n-times is stored in a RAM 20.
同期検波回路１００の出力が加算器２１およびレジスタ２３によりｍ回分積算されと共に、同期検波回路１００の出力がｍ回分、ＲＡＭ２０に格納される。 - 特許庁 - A signal adder circuit 40 forms an addition signal S46 by adding the waveform data S31 to S34 from the waveform memories 31 to 34 and a sound producing device 5 produces the sounds meeting the addition signal S46.
信号加算回路４０は、波形メモリ３１〜３４からの波形データＳ３１〜Ｓ３４を加算して加算信号Ｓ４６を生成し、発音装置５は加算信号Ｓ４６に応じた音を発する。 - 特許庁 - Two spectrum Doppler processors 18 and 20 are juxtaposed, and two spectrum signals are added by an adder 22 to generate a composite spectrum signal, and a Doppler image is formed based on the composite spectrum signal.
２つのスペクトルドプラ処理器１８，２０が並列的に設けられ、２つのスペクトル信号が加算器２２で加算されて合成スペクトル信号が生成され、それに基づきドプラ画像が形成される。 - 特許庁 - The impedance detection apparatus comprises an impedance detection section 1 for receiving an AC signal V_in from an AC signal generation section 2 for detecting the impedance to be detected, and an adder circuit 5.
インピーダンス検出装置は、被検出インピーダンスのインピーダンスを検出するために交流信号発生部２からの交流信号Ｖ_inを受け取るインピーダンス検出部１と加算回路５とを備える。 - 特許庁 - The audio signal LS, RS from the adder circuits 9, 10 are signals summing the delayed signal FC-LC and FC-RS to the audio signals FC-LS and FC-RS.
加算回路の９及び１０からのオーディオ信号ＬＳ及びＲＳは、入力オーディオ信号ＦＣ−ＬＳ及びＦＣ−ＲＳに、遅延された信号ＦＣ−ＬＣ及びＦＣ−ＲＳが加わった信号となる。 - 特許庁 - A prediction region acquisition unit 204, a weighting unit 205, and an adder 206 generate a candidate prediction signal and process it by using the predetermined synthesis method so as to generate a prediction signal.
予測領域取得器２０４、重み付け器２０５および加算器２０６は、候補予測信号を生成し、予め定めた合成方法を用いて加工することによって予測信号を生成する。 - 特許庁 - In performing intra-picture encoding processing on the other hand, the control part 100 controls the switching of the switch 103, so that an output from an intra-picture prediction part 113 is output to the subtractor 102 and the adder 108.
一方、画面内符号化処理を行う場合、制御部１００がスイッチ１０３を切換制御し、画面内予測部１１３の出力が減算器１０２および加算器１０８に出力される。 - 特許庁 - The over-sampling processing circuit is configured with a multiplier section 1, 4 data latch sections 2-1-2-4, 4 data selectors 3-1-3-4, an adder section 4, and 2 integration circuits 5-1, 5-2.
オーバーサンプリング処理回路は、乗算部１、４つのデータ保持部２−１〜２−４、４つのデータセレクタ３−１〜３−４、加算部４、２つの積分回路５−１、５−２を含んで構成されている。 - 特許庁 - Address information is taken in an address information register 31, and address information to which '1' is added is taken in a last address information register 33 from this address information register 31 through an adder circuit 32.
アドレス情報レジスタ３１にアドレス情報を取り込み、このアドレス情報レジスタ３１から加算回路３２を通して、「１」が加算されたアドレス情報を最終アドレス情報レジスタ３３に取り込む。 - 特許庁 - When the delay time of a delayed clock outputted from the delay circuit 8 is almost coincident with a summed processing time of the adder 1, the count by the counter 7 is stopped and the delay clock at that time is finally selected.
遅延回路８から出力された遅延クロックの遅延時間とアダー１の加算処理時間とが略一致すると、カウンタ７の計測を停止させ、このときの遅延クロックが最終的に選択される。 - 特許庁 - A noise signal ND is added to the digitized reception signal by a logical adder 18, and processed by an orthogonal converting and demodulating part 19 and an inverse diffusion signal processing part 20, and outputted.
デジタル化された受信信号に、論理加算器１８で雑音信号Ｎ_Dを加算して、直交変換復調部１９および逆拡散信号処理部２０で処理を行った後、出力する。 - 特許庁 - A filter unit 46 uses a partial response obtained from a discrimination value of a Viterbi detector 43 to obtain nonlinear distortion included in a received reproduction signal and provides it to an adder unit 42.
フィルタ部４６は、ビタビ検出器４３の判定値より求められたパーシャルレスポンスの応答を用いて、入力された再生信号に含まれる非線形歪を求め、加算部４２に供給する。 - 特許庁 - Then, the privilege data of a discount amount and service points, etc., are calculated on the basis of a cumulative value by the adder in response to the operation input of a present total key and the calculated privilege data are imparted to a pertinent customer.
そして、現計キーの操作入力に応動して加算器による累計値をもとに値引額やサービスポイント等の特典データを算出し、この算出された特典データを該当する客に付与する。 - 特許庁 - The video camera of this invention consists of a character signal generating section, an automatic focus lens, a CCD sensor, a signal processing section, an adder circuit section that adds a character signal to a video signal, and a microcomputer that controls the character signal generating section.
キャラクタ信号発生部と、オートフォーカスレンズ、CCDセンサー、信号処理部、映像信号にキャラクタ信号を加算する加算回路部と、前記キャラクタ信号発生部を制御するマイコンから構成される。 - 特許庁 - A PLL consisting of a phase comparator 6, a loop filter 7, an adder circuit 9 and a variable frequency oscillation circuit 10 generates a clock signal 11 that is phase-locked to a recovered signal 4.
位相比較回路６、ループフィルタ７、加算回路９、可変周波数発振回路１０により構成されるＰＬＬにより、再生信号４に位相同期したクロック信号１１を発生する。 - 特許庁 - Counter units 51-0 to 51-19 are unit of the same configuration comprising a counter of 20 bits, and each counter unit is composed of a half adder 53, a multiplexer 54 of one bit and a delay flip-flop 55.
カウンタユニット５１−０〜５１−１９は各々２０ビットのカウンタを構成する同一構成のユニットであり、ハーフアダー５３と、１ビットのマルチプレクサ５４とディレイフリップフロップ５５から構成されている。 - 特許庁 - A multiplier 472d controls the output of the quantity in error in accordance with the state of the reliability flag F at least by multiplying the output of the adder 472b by the state of the flag F concerned.
乗算器４７２ｄは、少なくとも加算器４７２ｂの出力に信頼性フラグＦの状態を乗じることにより、誤差量の出力を当該フラグＦの状態に応じて制御する。 - 特許庁 - This content reproduction device includes a content reproducer 11 for reproducing content, a content relevant information reference 12 for referring content relevant information relating to content under reproduction by the content reproducer 11, and an another information adder 13 for adder another information as information different from the content to one part or whole part of the content under reproduction, based on content relevant information referenced by the content relevant information reference 12.
コンテンツを再生するコンテンツ再生部１１と、コンテンツ再生部１１で再生中のコンテンツに関するコンテンツ関連情報を参照するコンテンツ関連情報参照部１２と、コンテンツ関連情報参照部１２で参照したコンテンツ関連情報に基づいて、再生中のコンテンツの一部あるいは全体に、そのコンテンツとは別の情報である別情報を追加する別情報追加部１３とを備える。 - 特許庁 - Thus, since the ±0 idle pattern canceled output due to the adders ADD1-ADDN is outputted to an adder ADD in the state of no use, the output of no DC offset can be obtained.
このように未使用状態では、加算器ＡＤＤ_１〜ＡＤＤ_Ｎによって±０アイドルパターンが相殺された出力が加算器ＡＤＤへ出力されるために、ＤＣオフセットのない出力を得ることができる。 - 特許庁 - Meanwhile, the SPDIF signal from an SPDIF transmission circuit 270 is in-phase transmitted by adders 571 and 572 and is received by an adder 460, to be supplied to an SPDIF receiving circuit 170.
ＳＰＤＩＦ送信回路２７０からのＳＰＤＩＦ信号は、加算器５７１および５７２によって同相伝送され、加算器４６０によって受信されてＳＰＤＩＦ受信回路１７０に供給される。 - 特許庁 - A point purchaser computer 10 prepares a point adder list 60 relating a service user ID to which points are added to the number of points to be added and transmits the list 60 to a service provider computer 20.
ポイント購入者コンピュータ１０は、ポイントが加算されるサービス利用者ＩＤと、加算されるポイント数とを関連づけたポイント加算者リスト６０を作成し、これをサービス提供者コンピュータ２０に送信する。 - 特許庁 - An output of a D/A converter circuit DAC is fed back negatively to an input of a 1st stage integration device IN1 and to an input side of a 2nd stage integration device IN2 and summed negatively at a main adder K1.
デジタル／アナログ変換回路ＤＡＣの出力を、第１段目の積分器ＩＮ１の入力側へ負帰還するとともに、第２段目の積分器ＩＮ２の入力側およびメイン加算器Ｋ１で負加算する。 - 特許庁 - A first adder 41 generates pseudorandom bitstreams, the average value of which is zero by adding an output of a delta-sigma converter 44 to a resulting one obtained by delaying and inverting the output in a delay inverter 40.
第１の加算器４１は、デルタシグマ変調器４４の出力とそれを遅延反転器４０にて遅延及び反転したものとを加算することで、平均値がゼロで且つ擬似的にランダムなビットストリームを生成する。 - 特許庁 - The other is inputted to a polarization mode dispersion monitor 9, and a sum of the intensity of a 5 GHz component and that of a 2.5 GHz component in a base band spectrum of a received optical signal by an adder 16, and is adopted as a monitor signal 17.
他方を偏波モード分散モニタ９に入力し、受光した信号のベースバンドスペクトル中の５ＧＨｚ成分の強度と２．５ＧＨｚ成分の強度の和を加算器１６で求め、モニタ信号１７とする。 - 特許庁 - An adder 23 corrects the input video signal according to this correction value to obtain a corrected video signal, and a driving part 24 performs drive control of the image display part such as the liquid crystal panel 12 according to the corrected video signal.
加算器２３はこの補正値に応じて入力映像信号を補正して補正後映像信号とし、駆動部２４は補正後映像信号に応じて液晶パネル１２等の画像表示部を駆動制御する。 - 特許庁 - An adder 502 adds the external sound signals SdR and SdL, to generate a sound signal Sd which is inputted to an adaptive filter 181 and a sound emission control section 12.
加算器５０２は、外部から入力された音声信号ＳｄＲと音声信号ＳｄＬを加算して音声信号Ｓｄを生成し、これを適応型フィルタ１８１、および放音制御部１２に入力する。 - 特許庁 - An intermittent integration circuit 29 applies intermittent integration to a frequency error signal 28 detected by a frequency error detection circuit 20 to provide an output of the result to an adder circuit 9 as a center frequency control signal 23.
間欠積分回路２９は周波数誤差検出回路２０により検出された周波数誤差信号２８を間欠積分し、中心周波数制御信号３３として加算回路９に出力する。 - 特許庁 - An adder 125-1 comprises n addition sections 140_0 to 140_n-1 for carrying out the addition of respective bits of n bits, and the n addition sections 140_0 to 140_n-1 are aligned with the pitch of the column in the memory region 126-1.
加算器１２５_-1はｎビットのそれぞれのビットの加算を行うためのｎ個の加算部１４０_0〜１４０_n-1からなり、これらｎ個の加算部１４０_0〜１４０_n-1はメモリ領域１２６_-1のカラムのピッチに揃えて配されている。 - 特許庁 - A reference current control circuit 500 comprises a temperature sensor 21, a voltage-current conversion circuit 22, a cancel circuit 23, a switch 24, a time constant circuit 25 for controlling the switch 24, and an adder circuit 26.
基準電流制御回路５００は、温度センサー２１と、電圧−電流変換回路２２と、キャンセル回路２３と、スイッチ２４と、スイッチ２４を制御する時定数回路２５と、足し算回路２６とを備えている。 - 特許庁 - The image decoder is provided with a difference adder 86, that adds a decoded motion vector and a decoded difference vector, in addition to the circuit configuration that decodes a difference coding signal of a pixel value signal and a difference coding signal of a transparency signal.
画素値信号の差分符号化信号及び透過度信号の差分符号化信号を復号化する回路構成に加えて、復号動きベクトルと復号差分ベクトルとの加算を行う差分値加算器８６を備えた。 - 特許庁 - A converter 2 causes a third prediction image generating section 22 to perform intra-prediction decoded data of the Long-GOP data, and an error adder 23 to add the error data to convert the data into All-Intra data.
コンバータ装置２は、Ｌｏｎｇ−ＧＯＰデータの復号データを第３の予測画像生成部２２でイントラ予測し、さらに誤差加算器２３により上記誤差データを加算してＡｌｌ−Ｉｎｔｒａデータに変換する。 - 特許庁 - A PWM comparing section 41 generates a switching signal based on a comparison between a value obtained by adding a command value for the power converter to the output of the carrier period variable dead time compensation section 44 by an adder 45 and the carrier signal.
ＰＷＭ比較部41は、加算器45で電力変換装置に対する指令値とキャリア周期可変分デッドタイム補償部44の出力とを加えたものとキャリア信号との比較に基づいてスイッチング信号を発生する。 - 特許庁 - A division section 6 divides the result of sum after the end of addition by the adder section 5 in the entire matrix by a prescribed coefficient to obtain an output image signal that is subjected to matrix image processing.
除算部６は、マトリクス全体についての加算部５による加算終了後における加算結果を所定の係数で除算することにより、マトリクス画像処理された出力画像信号を得ることができる。 - 特許庁 - While referring to the pixel values, which are held in the n×n buffer 2, within the range of n×n with the processing target pixel as a center, an adder 3 adds all the pixel values within the range of n×n with a processing image as a center.
加算器３はｎ×ｎバッファ２で保持している処理対象画素を中心とするｎ×ｎの範囲の画素値を参照し、処理画像を中心とするｎ×ｎの範囲内の画素値を全て加算する。 - 特許庁 - A signal output 14 and a signal output 15 are added by an adder 28, a phase shifter circuit 30 separates the sum into two, a phase difference is added to them and fed to adders 27, 29 via amplifiers having coefficients K5, K6 to obtain the medium frequency component.
中域は信号出力１４と１５とを加算器２８で加算した後、位相回路３０で２分し、それぞれに位相差を付加して係数Ｋ５，Ｋ６を持った増幅器を介して加算器２７，２９に加算する。 - 特許庁 - A level of a reference signal that an L signal from a vibrator 1 and R signal are added in an adder circuit 2, is set constantly in an AGC circuit 4 and a phase of the signal is adjusted in a phase-shift circuit 5, and then the vibrator 1 is excited.
振動子１からのＬ信号とＲ信号とを加算回路２で加算した基準信号をＡＧＣ回路４でレベルを一定にし、移相回路５で位相を調整して振動子１を励振する。 - 特許庁 - The speed deviation Vdif and a speed command compensation value Vcp are added by an adder 20, and a speed deviation proportional computing unit 4 obtains a speed deviation proportional component on the basis of an addition result and a proportional gain Pv.
該速度偏差Ｖｄｉｆと前記速度指令補償値Ｖｃｐを加算器２０で加算し、加算した結果と比例ゲインＰｖに基づいて速度偏差比例演算器４が速度偏差比例成分を求める。 - 特許庁
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