「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 27 28 29 30 31 32 33 34 35 .... 48 49 次へ＞- The adder 13 supplies the sum of the outputs of the peak detectors 12, and when it is detected that the peak of the high frequency signal is detected, the bias of the power transistor is increased, and the gain is increased.
合算器１３は、ピーク検出器１２の出力の合計を供給し、高周波信号のピークを検出すると、パワートランジスタのバイアスを増加させると共に利得を増加させる。 - 特許庁 - An adder 60 generates a low-frequency component first correction audio signal NLE't by subtracting the pseudo echo signal FE't from a collection audio signal low-frequency component NLEt.
加算器６０は収音音声信号低域成分ＮＬＥｔから擬似反響音信号ＦＥ’ｔを差分することで低域成分第１補正音声信号ＮＬＥ’ｔを生成する。 - 特許庁 - The adder 10 adds the composite key K generated by the composite key generation part 8 to the conversion content C/Nc generated by the conversion part 9 to generate an addition and conversion content C'.
加算器１０は、変換部９で生成された変換コンテンツＣ／Ｎｃに、複合鍵生成部８で生成された複合鍵Ｋを加算し、加算変換コンテンツＣ’を生成する。 - 特許庁 - To solve a problem that a stereo image is reduced when a center channel signal is applied to a center speaker 201 along with an L+R signal generated from an adder circuit 40 at the time of reproducing a multichannel signal.
マルチチャンネル信号の再生時、加算回路４０によって生成されたＬ＋Ｒ信号と共にセンターチャンネル信号をセンタースピーカ２０１に加えると、ステレオイメージが減少する。 - 特許庁 - The pass frequency band of a low-pass filter 107 receiving output (baseband signal) from an adder 105 is a frequency band for broadband signals that includes a frequency band for narrowband signals.
乗算器１０５の出力（ベースバンド信号）を受けるローパスフィルタ１０７の通過周波数帯域は狭帯域信号の周波数帯域を含む広帯域信号の周波数帯域である。 - 特許庁 - An adder forms a waveform for establishing the threshold value in an intermediate part of the height direction of the waveform, and a waveform with a step difference in its upper and lower sides by adding these signals.
加算器ではこれらの信号を加算することにより、波形の高さ方向の中間部分に閾値設定用の波形と、その上下に段差を有する波形が形成される。 - 特許庁 - An adder 24 adds the signals outputted from the processing unit 23 and the signals outputted from the processing unit 25 and outputs them from a speaker 26, and the sound is turned to the sound that a user can hear.
加算器２４は、加工部２３から出力された信号と、加工部２５から出力された信号を加算してスピーカ２６から出力し、その音がユーザの耳に聞こえる音となる。 - 特許庁 - An adder 2 adds the output of pixels existing around one pixel of an imaging device 1 to the output of one pixel of the imaging device 1 constituted by deploying a plurality of pixels on a two-dimensional plane.
加算器２は、二次元平面に複数の画素を展開した撮像素子１の一つの画素の出力に対して当該画素の周辺に存在する画素の出力を加算する。 - 特許庁 - The adder section sums the 4 step functions outputted from the respective data selectors and the two integration circuits conduct integration processing corresponding to the sum twice.
加算部は、それぞれのデータセレクタから出力される４つの階段関数の値を加算し、この加算値に対応した２回のデジタル積分処理を２つの積分回路によって行う。 - 特許庁 - The adder-subtracter circuit 340 adds the offset Vos2 to the digital image signal Vs1 according to the polarity shown by the polarity designating signal INV and outputs a digital image signal Vs2.
加減算回路３４０はディジタル画像信号Ｖｓ１にオフセット分Ｖｏｓ２を極性指定信号ＩＮＶが示す極性に応じて付加し、ディジタル画像信号Ｖｓ２を出力する。 - 特許庁 - A weight sum adder section 205 applies weight sum addition to the image information subjected to Fourier transform, by using the coefficient and the FFT arithmetic section 204 applies inverse Fourier transform to the result, to obtain composite image information.
フーリエ変換された画像情報は、加重加算部２０５で前記係数で加重加算され、さらにＦＦＴ演算部２０４で逆フーリエ変換されて合成画像情報が得られる。 - 特許庁 - A level control signal Vapc from a level control circuit 220 controls transmission power in response to a target transmission power level signal Vramp and the detection signal Vdet of the adder.
レベル制御回路２２０からのレベル制御信号Ｖａｐｃは、目標送信パワーレベル信号Ｖｒａｍｐと加算器の検出信号Ｖｄｅｔとに応答して送信電力を制御する。 - 特許庁 - Relating to an adder 15, an estimation echo signal gk is subtracted from an input symbol Vk and a demodulation symbol xk is outputted.
加算器は入力シンボルから推定エコー信号を減算して復調シンボルを生成し、トレリス復号部は前記復調シンボルをトレリス復号処理して最尤推定送出シンボル系列を算出する。 - 特許庁 - Each signal is added for every line with a signal adder 20 and added signal multiplexed in a frequency space for every line is taken out and read with a single signal line.
各信号は、信号加算器２０によって各行毎に加算され、各行毎に周波数空間で多重化された加算信号が、１つの信号線により取り出され、読み出される。 - 特許庁 - At the time of performing said weighting interpolation calculation, a division with N occurs, however, the division is performed by a right-shift process using the multipliers 122 and 123 or the adder 124.
上記重み付け補間演算を実施する際には、Ｎでの除算が発生するが、この除算は乗算器１２２，１２３または加算器１２４での右シフト処理によって行う。 - 特許庁 - A DSP multiplication addition processing section 33 applies processing such as sound field generation and equalization to the audio signal and an adder section 34 sums the original audio signal to the processed audio signal.
ＤＳＰ乗加算処理部３３がオーディオ信号に対して音場形成、イコライズなどの処理を行い、加算部３４が元のオーディオ信号と処理されたオーディオ信号とを加算する。 - 特許庁 - At the time of executing the dual sum of product arithmetic operation of the dual data columns with single precision, the adder/subtracters 103 and 104 are made to execute parallel accumulating operations by preventing the shifter 105 from executing any shift processing.
単精度のデータ列どうしのデュアル積和演算時には、シフタ１０５がシフト処理を行わないようにして両加減算器１０３，１０４に並列累算動作をさせる。 - 特許庁 - A vector multiplier and a vector adder use a value stored in a linear prediction coefficient memory as a prediction coefficient of linear prediction for performing the linear prediction of the demodulation signal vector.
ベクトル乗算器，並びにベクトル加算器は，逆変調信号ベクトルの線形予測を行う，線形予測の予測係数は，線形予測係数メモリが記憶している値を用いる。 - 特許庁 - A subtractor S2 outputs a difference between an ammonia flow rate measured value from a flow rate measuring instrument 7 and an ammonia flow rate set value from the adder A1 to an PID control part 84.
減算器Ｓ２は、流量測定器７からのアンモニア流量測定値及び加算器Ａ１からのアンモニア流量設定値の差分をＰＩＤ制御部８４に出力する。 - 特許庁 - The adder 22 adds the normalization output from the normalization part 16 and the oversampling output from the oversampling processing part 21 together and sends the addition output to an oversampling processing part 23.
加算器２２は、正規化部１６からの正規化出力とオーバーサンプリング処理部２１からのオーバーサンプリング出力とを加算し、その加算出力をオーバーサンプリング処理部２３に送る。 - 特許庁 - An adder 472b computes the quantity in error of the waveform after PR equalization, which is necessary for controlling the feedback of the control object, using the expected PR waveform as the reference waveform.
加算器４７２ｂは、上記期待されるＰＲ波形を参照用波形として、制御対象のフィードバック制御に必要な、ＰＲ等化後の波形の誤差量を算出する。 - 特許庁 - An adder 108 inputs a numerator setting value N and the last added result from a register 109 and outputs an output signal 115 indicating a result of the addition to a subtractor 116.
加算器１０８は分子設定値Ｎとレジスタ１０９からの前回の加算結果を入力し、加算した結果を示す出力信号１１５を減算器１１６に出力する。 - 特許庁 - A comparative signal is generated by passing the output of detection electrodes 5a, 5b provided on a vibration body 1 to an adder 11, a 90-degree transfer phase circuit 12 and a waveform reshaping circuit 13.
振動体１に設けた検出電極５ａ，５ｂの出力を加算器１１、９０°移相回路１２、波形整形回路１３に通すことにより比較信号を生成する。 - 特許庁 - The inputs of the two latches 109 and 110 and the subtracter 116 and the adder 17 are connected through as selector 113, and the selector 113 is controlled according to the arithmetic result of the MAX instruction.
２つのラッチ１０９，１１０と、減算器１１６および加算器１１７の入力はセレクタ１１３を介して接続し、セレクタ１１３はMAX命令の演算結果で制御される。 - 特許庁 - An adder 5 obtains a pass metric at this point by adding the branch metric calculated by the fourth dimensional branch metric calculator 4 to the pass metric held by the pass metric holding register 7.
加算部５は、パスメトリック保持レジスタ７に保持されたパスメトリックに、４次元ブランチメトリック演算部４によって算出されたブランチメトリックを加算して現時点のパスメトリックを得る。 - 特許庁 - The reference bias value is input into the adder 33, the reference gain value is input into the multiplier 34 to control the irradiation laser output from the semiconductor laser element 2 by automatic calibration.
基準バイアス値を加算器３３に入力し、基準ゲイン値を乗算器３４に入力し、自動的なキャリブレーションにより、半導体レーザ素子２の照射レーザ出力を制御する。 - 特許庁 - The adder 52 subtracts the prediction value from the input signal, thus cancelling the routing signal, passing signals from an antenna 1 at a master station as it is, and transmitting the signal from a transmission antenna 7.
加算器５２は入力信号からその予測値を引くことにより、回り込み信号はキャンセルされ、親局のアンテナ１からの信号はそのまま通過し送信アンテナ７から送信される。 - 特許庁 - Second output of the multiplier is impressed to the first adder input of subsequent large integer unit and, when the additional large integer unit is added to the array, the processing speed is improved.
乗算器の第２の出力が次の大整数ユニットの第１の加算器入力に印加され、追加の大整数ユニットがアレイに追加されたときに処理速度が向上する。 - 特許庁 - An adder 104 adds the added value 108 outputted from the judge 103 to the shift data 107 outputted from the barrel shifter 102 and outputs the added value as output data 109.
加算器１０４は、バレルシフタ１０２から出力されたシフトデータ１０７に、加算値判断器１０３から出力された加算値１０８を加算して出力データ１０９として出力する。 - 特許庁 - An output voltage 2Vh1 not containing the offset voltage Vu1 is obtained by adding a voltage 2Kh1' with the output voltage Kh1' multiplied with two and the output voltage Kh1, by an adder 16a.
出力電圧Ｋｈ１’を２倍した２Ｋｈ１‘と出力電圧Ｋｈ１とを加算器１６ａで加算することによりオフセット電圧Ｖｕ１を含まない出力電圧２Ｖｈ１を得る。 - 特許庁 - A second circuit (adder) combines a second horizontal rate waveform of an approximately sine waveform with a correction signal for forming a composite correction signal for further correcting a horizontal linearity distortion.
第２の回路（加算器）は水平線形歪みを更に補正する複合補正信号を形成するため略正弦波状波形の第２の水平レート波形と補正信号を組み合わせる。 - 特許庁 - An initial value generator 20 comprises similar shift register 21 and adder 22 as those of the code generator 10 to generate a predetermined initial value to be set in the encoder 10 by the shift operation.
初期値生成器２０は、符号生成器１０と同様のシフトレジスタ２１及び加算器２２を備え、シフト動作によって符号生成器１０にセットされる所定の初期値を生成する。 - 特許庁 - A discrimination section 40 discriminates an equalization result being an output of an adder section 30 and outputs received data and supplies the data to a feedback filter section 20 as feedback data.
加算部３０の出力である等化結果は判定部４０で判定され、受信データとして出力されるとともに、帰還データとしてフィードバックフィルタ部２０に供給される。 - 特許庁 - A correction signal generator 314 adds the signal of the reverse property of a low-pass filter 311 to the phase value by means of an adder 315, and gets the reference phase value θ of a three-phase/two-phase converter 312.
補正信号発生器３１４は該位相値にローパスフィルタ３１１の逆の特性の信号を、加算器３１５にて加算し、三相／二相変換器３１２の基準の位相値θを得る。 - 特許庁 - A current increase-decrease amount ΔI_γ^* calculated by an instruction current increase-decrease amount calculating part 61 is added to a value of last time I_γ^* (n-1) of an instruction current value I_γ^* in an adder 62.
指示電流増減量演算部６１によって演算された電流増減量ΔＩ_γ^＊は、加算器６２において、指示電流値Ｉ_γ^＊の前回値Ｉ_γ^＊（n-1）に加算される。 - 特許庁 - A control voltage added by an adder 219 is inputted to a VCO 213 to control the oscillation frequency of the VCO 213, branched and inputted to an A/D converter 207 on the other hand.
加算器２１９で加算された制御電圧はＶＣＯ２１３に入力されＶＣＯ２１３の発振周波数を制御する一方、分岐されてＡ／Ｄコンバータ２０７へ入力される。 - 特許庁 - An LPF 1 outputs interpolation reference data from current field data to an adder 11, a BPF 2 outputs a frequency component to an arithmetic unit 9 and a multiplier 10.
ＬＰＦ１は、現フィールドデータから、補間基準データを出力し、加算器１１に供給し、ＢＰＦ２は、周波数成分を出力し、演算器９、乗算器１０へ供給する。 - 特許庁 - Since the arithmetic unit is provided with input register 101, 102, expanders 103 to 106, multiplication selectors 107, 108, single precision multipliers 109, 110, shifters 111, 112, a full addition selector 113, a full adder 114, a carry propagation adder 115, and output registers 116, 117, both of double precision product sum processing and single precision dual multiplication processing can be executed.
入力レジスタ１０１、および１０２と、拡張器１０３〜１０６と、乗算選択器１０７、および１０８と、単精度乗算器１０９、および１１０と、シフタ１１１、および１１２と、全加算選択器１１３と、全加算器１１４と、桁上げ伝搬加算器１１５と、出力レジスタ１１６、および１１７とを備えたことで、倍精度積和演算処理と単精度デュアル乗算処理とを行う。 - 特許庁 - The device 1 is also provided with a current adder 16 for adding together as an input current a current ix flowing in the measuring object 10 and an antiphase current I1 having an opposite phase to the test voltage, and is equipped with a variable resistor 14 capable of adjusting the input current from the current adder 16 so that a direct-current component in an output current becomes zero.
さらに、被測定対象物１０に流れる電流ｉｘと、試験電圧とは逆相の逆相電流Ｉ１とを入力電流として、これらを加算する電流加算器１６が設けられ、この出力電流の直流成分が零になるように電流加算器１６の入力電流を調整可能な可変抵抗器１４が備えられている。 - 特許庁 - A correlation unit used for a synchronization tracing circuit in the delay lock loop synchronization tracing circuit for spread spectrum communication is configured with integration quantization correlation units 11-13 each consisting of an analog multiplier, an analog adder, an analog integration device, a comparator, a D/A converter and a adder so as to attain compactness, to reduce power consumption and to make the area of the circuit small.
スペクトル拡散通信において利用される遅延ロックループ同期追跡回路において、上記同期追跡回路で用いられる相関器を、アナログ乗算器、アナログ加算器、アナログ積分器、比較器、Ｄ／Ａ変換器およびデジタル加算器から構成される積分量子化相関器を用いて構成することにより、コンパクト化、低消費電力化および小回路面積化を可能にした。 - 特許庁 - At reproduction, reproduced data in each area of the recording medium are extracted and decoded and filters 126, 127 and an adder circuit 128 add low frequency data among plural frequency bands to the low and an adder circuit 125 adds the low-frequency information and data of plural frequency bands to obtain high definition image data.
再生時には、記録媒体の各エリアの再生データが抽出され復号された後、フィルタ１２６、１２７、加算回路１２８により、上記低域情報に上記複数の周波数帯域のうちの低域データが加算されると共に、加算回路１２５により、上記低域情報と上記複数の周波数帯域のデータとが加算されることにより、高精細画像データを得ることができる。 - 特許庁 - A weighting factor calculator 106 calculates a weighting factor to the reception signal of three slots, namely a reference slot retained at a weighting adder 107 according to the amount of variation in a phase inputted from a maximum Doppler frequency detector 105, and a slot before and after the reference slot, and informs the weighting adder 107 of the three calculated weighting factors.
重み係数算出部１０６は、最大ドップラー周波数検出部１０５から入力されてくる位相変動量に応じて重み付け加算部１０７に保持されている基準スロットとその前後の１スロットずつとの計３スロットの受信信号に対する重み係数を算出し、算出された３つの重み係数を重み付け加算部１０７に通知する。 - 特許庁 - In an adder 104, a predictive PSCH correlative power determined from the SSCH correlative power for each known cell is subtracted, for each same slot phase, from the PSCH correlative power calculated by a PSCH correlative power calculation unit 101 and in a profile creation unit 105, a result of the addition in the adder 104 is integrated and accumulated for each same slot phase to create a delay profile.
加算器１０４では、ＰＳＣＨ相関電力算出部１０１で算出されたＰＳＣＨ相関電力から、既知セル毎のＳＳＣＨ相関電力から求めた予測ＰＳＣＨ相関電力を同一のスロット位相毎に減じ、プロファイル作成部１０５では、加算器１０４での加算結果が同一スロット位相毎に積算及び蓄積され、遅延プロファイルが作成される。 - 特許庁 - A feedback loop is formed by the sound output prediction detection section 23, an adder circuit 25, a loop amplifier circuit 26, and an adder circuit 22 to obtain a speaker drive signal to cancel a transient response as a digital signal output So when the digital signal input Si is fed to the speaker system, the speaker drive signal is converted into an analog signal, which is fed to the speaker system.
この音響出力予測検出部２３、加算回路２５、ループ増幅回路２６および加算回路２２によって、フィードバックループを形成して、デジタル信号出力Ｓｏとして、デジタル信号入力Ｓｉがスピーカシステムに供給されたときの過渡応答を打ち消すようなスピーカ駆動信号を得、これをアナログ信号に変換してスピーカシステムに供給する。 - 特許庁 - This radar apparatus is provided with a plurality of threshold detectors, each for receiving input of sensor information and outputting only signals exceeding a first threshold, an adder 3 for adding each output signal of the plurality of threshold detectors 1, and a threshold detector 4 for receiving input of the output signal of the adder 3 and outputting a signal indicating presence of signal, when the presence of a signal exceeding a second threshold.
センサ情報を入力して第１の閾値を越える信号のみを各々出力する複数のスレッショルドデテクション１と、前記複数のスレッショルドデテクション１の各出力信号を加算する加算器３と、前記加算器３の出力信号を入力して第２の閾値を越える信号が有った場合には信号有りの信号を出力するスレッショルドデテクション４とを備えた。 - 特許庁 - Signals transmitted through a single carrier are converted into a frequency domain signals through a FFT unit 204, a difference between array output signals and reference signals in a frequency domain is obtained for each frequency through an adder 209, an LMS (Least Mean Square Error) weight control unit 206 updates the weight of the antennas for each frequency using the difference obtained through the adder 209 and resting on the basis of the normalized LMS.
シングルキャリア伝送された信号をＦＦＴ部２０４が周波数領域信号に変換し、周波数領域においてアレー出力信号と参照信号との差分を加算器２０９において周波数毎に求め、ＬＭＳウェイト制御部２０６では、加算器２０９によって求めた差分を用いて、正規化ＬＭＳに基づいて、周波数毎にアンテナ重みを更新する。 - 特許庁 - A quadrature demodulator 4 includes: a demodulation local signal source 42 for outputting a demodulation local signal; a first demodulation multiplier 41I which multiplies the demodulation local signal with an output of the adder 25; and a second demodulation multiplier 41Q which multiplies the demodulation quadrature local signal whose phase is orthogonal to the demodulation local signal and the output of the adder 25.
直交復調器４が、復調用ローカル信号を出力する復調用ローカル信号源４２と、復調用ローカル信号と加算器２５の出力とを乗算する第一復調用乗算器４１Ｉと、復調用ローカル信号と位相が直交する復調用直交ローカル信号と、加算器２５の出力とを乗算する第二復調用乗算器４１Ｑとを有する。 - 特許庁 - The frequency dividing circuit 3 divides the frequency of the pulse signal (a) outputted from a magnetic sensor 2 to 1/3 during one rotation of the motor to output a 0° phase signal (b) to the phase circuit 4 and the adder circuit 5.
分周回路３は、モータ１回転の間に磁気センサ２より出力されるパルス信号（ａ）を１／３に分周して、０°位相の信号（ｂ）を位相回路４と加算回路５へ出力する。 - 特許庁 - A motor electric current command value Ir(s) as a control target value of a motor output is inputted to a feed-forward compensator 51 to be inputted to a control object (motor) 50 via an adder 52 and an addition element 53.
モータ出力の制御目標値であるモータ電流指令値Ｉr (s) はフィードフォワード補償器５１に入力され、加算器５２、加算要素５３を経て制御対象（モータ）５０に入力される。 - 特許庁 - An adder circuit 122 adds offsets (c) and (d) from an RLUT 114 for G and an RLUT 116 for B to the R signal (b) from the 2.2th-power/first power converting circuit 102 to obtain an R signal (e).
加算回路１２２は２．２乗→１乗変換回路１０２からのＲ信号ｂにＧ用ＲＬＵＴ１１４，Ｂ用ＲＬＵＴ１１６からのオフセット分ｃ，ｄを加算して、Ｒ信号ｅを得る。 - 特許庁
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