「adder」を含む例文一覧(2405)
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加算器２１は磁極位置補正器から出力された誤差補正値theta_compと磁極位置推定器から出力された第１の磁極位置推定値theta_estとを加算し、第2の磁極位置推定値theta_est2として出力する。 - 特許庁 - On the other hand, the brightness signal level of the image signal is sampled/held in a relatively short cycle, which is nearly equivalent to the cycle of fluctuation, in a second brightness level detection circuit 284b, and outputted to a minus side terminal of the adder 286.
第２の輝度レベル検波回路２８４ｂでは、相対的に短く、ゆらぎと略同じ周期で画像信号の輝度信号レベルをサンプルホールドし、加算器２８６の−側端子出力する。 - 特許庁 - If the edge quantity is equal to or larger than a prescribed threshold, a selection means 12 selects an output signal from the adder 11; but otherwise the means 12 selects an output signal from the first filter means 6.
選択手段１２は、エッジ量が所定の閾値以上のとき加算器１１からの出力信号を選択し、そうでないとき第１のフィルタ手段６からの出力信号を選択する。 - 特許庁 - After giving an initial value to the write address register 16 and writing the data therein, the value of the write address register 16 is fed back to the adder 17, and the write address register 16 stores again an address to which an added value is added.
書き込みアドレスレジスタ１６に初期値を入力し、データを書き込んだ後にアドレスレジスタ１６の値を加算器１７にフィードバックし、加算値を加算した後のアドレスを再びレジスタ１６にストアする。 - 特許庁 - A decision device 5 decides a transmission symbol of a K-th use from an output of the adder 4 and the decided symbol is given to the reception means 3-1 to 3-M, which use the symbol for adaptive update of the reception weight.
加算器４の出力は判定器５により第ｋユーザの送信シンボルが判定されるとともに、判定されたシンボルは受信手段３−１〜３−Ｍに入力され適応更新に利用される。 - 特許庁 - The control circuit 60 controls the driving power by comparing the current value output from the adder circuit 50 with a prescribed standard value, generating the pulse for burst light control, and by supplying the pulse to the driving circuit 20.
制御回路６０は、加算回路５０から出力された電流値と、所定の基準値とを比較してバースト調光用パルスを生成して駆動回路２０に供給し、駆動電力を制御する。 - 特許庁 - Based on the mean value of count values of the counter 2, a CPU 4 controls a control voltage outputted from a voltage generator (first and second D/A converters DAC1 and DAC2 and an adder 5).
上記カウンタ２のカウント値の平均値に基づいて、ＣＰＵ４により電圧発生器(第１,第２Ｄ／Ａ変換器ＤＡＣ１,ＤＡＣ２と加算器５)から出力される制御電圧を制御する。 - 特許庁 - A back pressure valve controller 1 uses a diaphragm system back pressure valve 2 for controlling a controlled gas on a primary side to a prescribed pressure and is provided with a set device 3, an adder 5, a selector 6, and an electro-pneumatic transducer 8.
背圧弁制御装置１は、一次側の被制御ガスを所定圧力に制御するダイアフラム式背圧弁２を用いたもので、設定器３、加算器５、セレクタ６、電空変換器８を具備する。 - 特許庁 - A difference between an output from the model 5 which is an idle time delay from the model 6 and an output (a) from a plant 13 which is delayed by idle time 14 is detected by an adder 7 as a feedforward control signal.
また、モデル６からのむだ時間遅れのプラントモデル５の出力とむだ時間１４遅れのプラント１３の出力ａとの差を加算器７で検出しフィードフォワード制御信号とする。 - 特許庁 - Moreover, an output of the adder 9 is outputted from a terminal 13 and given to a limiter 17, in which the signal with a higher level is clipped, and the resulting signal is given to the adaptive filter 12 as a residual input.
さらに加算器９の出力は端子１３から出力されると共に、リミッタ１７で大レベルの信号がクリップされた後、適応フィルタ１２に残差入力として入力される。 - 特許庁 - In an adder 110, a given frequency control value and an output of a flip-flop 130 are added and an addition result is converted into a predetermined value by a conversion circuit 120 based on a conversion table.
加算器１１０において、与えられた周波数制御値とフリップフロップ１３０の出力とが加算され、加算結果が変換テーブルに基づいて変換回路１２０所定の値に変換される。 - 特許庁 - An adder 324 adds the correction amount Cmp to an image signal Dd to a 1st data line varying in voltage due to the variation in the voltage of the 2nd data line, and outputs the image signal as an image signal D'.
加算器３２４は、当該データ線の電圧変位によって、電圧変動する第１のデータ線への画像信号Ｄｄに補正量Ｃmpを加算して、画像信号Ｄ’として出力する。 - 特許庁 - The display correcting apparatus is characterized by comprising a multiplier 231 for multiplying color data 232 by a first factor 233 and an adder 235 for adding a second factor 236 to the result 234 of multiplication of the multiplier 231.
色データ２３２に第１の係数２３３をかける乗算器２３１と、乗算器２３１の乗算結果２３４に第２の係数２３６を加算する加算器２３５とで構成したことを特徴とする。 - 特許庁 - To provide an adder for switching between a case of an addition of whole digit and a case of a plurality of additions in which a certain digit is set to a split position, with space saving and with a high speed operation.
全桁の加算を行う場合と、ある桁を分割位置とした複数の加算を行う場合とが切り替え可能な加算器を、省面積で、かつ、高速動作可能なように、実現する。 - 特許庁 - On the basis of the phase rotation quantity of the frequency offset, in the phase rotation correcting circuit 207 for each slot, a phase rotation correction value Δθ slot for each slot is calculated and outputted to a weighting adder circuit 204.
スロット毎位相回転補正回路２０７は、周波数オフセットの位相回転量に基づいてスロット毎の位相回転補正値△θslotを算出し、重み付け加算回路２０４に出力する。 - 特許庁 - The inner product signal WHX (i) of an adder 30 is made to be a signal formed, by suppressing the components of a received OFDM signal X(i), except for the preamble signal r_0(i) and the delay signal AHR(i).
加算器３０の内積信号Ｗ^HＸは、受信ＯＦＤＭ信号Ｘ（ｉ）のうちプリアンブル信号ｒ_0（ｉ）と遅延信号Ａ^HＲ（ｉ）とを除く成分が抑圧された信号になる。 - 特許庁 - A flag adder 23 adds different flags to the passed lot and the rejected lot divided at the lot dividing section 22, thus adding information indicating whether burn-in inspection is performed for that lot or not.
そして、フラグ付加部２３は、ロット分割部２２によって分割された合格のロットと不合格のロットとに異なるフラグを付加して、バーンイン検査を行なうロットであるか否かを示す情報を付加する。 - 特許庁 - The amplitude A of the output 'y2' of the primary convolution processing section 18 is adjusted by an amplitude adjustment section 19, an output A'y2' o the amplitude adjustment section 19 s inverted and the inverted output is fed to an adder 13.
一次畳み込み処理部１８の出力＾ｙ_2’は振幅調整部１９により振幅Ａが調整され、振幅調整部１９の出力Ａ＾ｙ_2’が反転されて加算器１３に印加される。 - 特許庁 - The data like the pixel value, etc., is corrected according to the subordinate information f and a watermark pattern from a watermark pattern holding memory 10 for the data on an inputted signal like a picture signal, etc., by the subordinate information adder 9.
付随情報付加器９は、画像信号等の入力信号のデータに対して、付随情報ｆとウォータマークパターン保持メモリ１０からのウォータマークパターンとに応じて、画素値等のデータを修正する。 - 特許庁 - Then, the respective signals each the unit delay means 21-24 are weighted and are summed by an adder 31 to equalize the reproducing signal and taken out of the output terminal 32.
そして単位遅延手段２１〜２４からの信号にそれぞれ重み付けが行われ、加算器３１で加算されることよって再生信号の等化が行われて出力端子３２に取り出される。 - 特許庁 - An output video signal is delayed in delay circuits 16a, 16b by different times, a coefficient α is multiplied by the delayed video signals at coefficient multiplication sections 18a, 18b, and the results are given to the adder section 12.
出力映像信号は、遅延回路１６ａ、１６ｂにおいて異なる時間遅延され、係数乗算部１８ａ、１８ｂにおいて係数αが乗算されて加算部１２に入力される。 - 特許庁 - The multipliers 14-1, 14-2,..., 14-n apply weighting 2N, 2N^-1,..., 1 to the outputs of the ROM tables 3-1, 3-2,..., 3-n respectively and provide outputs to an adder 16.
乗算器１４−１、１４−２、１４−ｎは、ＲＯＭテーブル１３−１、１３−２、１３−ｎの出力のそれぞれに対し、ビット毎の重み付け２^N 、２^N-1 、１を行った後に加算器１６に出力する。 - 特許庁 - An adder 9 of this code synchronization capture circuit sums a reception signal of a system of an antenna 1-1, without phase shift and reception signal of a system of an antenna 1-2 with a delay Td by a delay device 11.
アンテナ1-1の系統の受信信号はそのままの位相で、またアンテナ1-2の系統の受信信号は、遅延器１１で遅延Ｔｄが与えられた状態で、加算器９により互いに加算する。 - 特許庁 - A focus error signal generation part 46 is provided with a main focus generation part 48, a side focus error generation part 50, an adder 54, a coefficient switching part 60, a leakage measuring part 62, and a control unit 64.
フォーカスエラー信号生成部４６は、メインフォーカス生成部４８、サイドフォーカスエラー生成部５０、加算器５４、係数切り換え部６０、漏れ測定部６２、制御部６４などを含んで構成されている。 - 特許庁 - When it is found that the stressing treatment has been set up, the outputs of the delay units of the microphone array unit are summed up and synthesized by an adder, and the voices sounding from the specific direction are stressed and output to a voice memory (S110).
設定済みである場合には、マイクロホンアレー部の各遅延器の出力を加算器で加算合成して、特定方向を強調した音声を音声メモリに出力させる（Ｓ１１０）。 - 特許庁 - Bit width limited outputs from coherent receiving sections 101 and 121 are added by means of an adder 117 and stored in a frame buffer 118 before being delivered to a soft decision input error correcting section 120.
各コヒーレント受信部１０１、１２１からのビット幅制限された出力を加算器１１７で加算し、フレームバッファ１１８に蓄積した後、軟判定入力誤り訂正部１２０に送る。 - 特許庁 - That is, it is possible to execute the parallel processing of the calculation of S1=S1+Fij of an adder-subtractor 112a in the processing step A3 and the square of the data value Fij of a multiplier 112b in the processing step A4.
即ち、処理ステップＡ３における加減算器１１２ａのＳ１＝Ｓ１＋Ｆijの算出と、処理ステップＡ４における乗算器１１２ｂのデータ値Fijの自乗とは並行（パラレル）処理が可能である。 - 特許庁 - An adder 353 adds the digital signal D1 and the elimination signal R, and then outputs the digital signal D1, from which the in-car noise has been eliminated as a correction signal A.
加算器３５３は、デジタル信号Ｄ１と、除去信号Ｒとを加算することで、デジタル信号Ｄ１に含まれる車内雑音を除去した信号を補正信号Ａとして出力することができる。 - 特許庁 - An adder 16 sums output signals of the compensating delay circuit 12 and the harmonic correction units 14_2 to 14_M, and generates a corrected input signal which the harmonic with harmonic distortion has been canceled.
加算器１６は、補償遅延回路１２と、高調波補正ユニット１４_2〜１４_Mとの出力信号を加算して、高調波歪の高調波をキャンセルした補正済入力信号を発生する。 - 特許庁 - In the reverberated sound adder, the impulse response recorded in the CD-ROM is reproduced and input signals are folded therein, so that the reverberated sounds by the sheet iron echoer 92 can be reenacted.
残響音付加装置では、このＣＤ−ＲＯＭに記録されたインパルス応答を再生し、入力信号をたたみ込むことで、鉄板エコー装置９２による残響を再現することができる。 - 特許庁 - A data adder 24 sums amplified data for synchronous pulse periods in output data from the analog/digital converter 14 and outputs the result of sum to a microcomputer 26 according to the vertical synchronizing signal from the circuit 22.
データ加算器２４はＡ／Ｄ変換器１４の出力データの内の同期パルス期間の振幅データを加算し、回路２２からの垂直同期信号により加算結果をマイクロコンピュータ２６に出力する。 - 特許庁 - A register 3 shifts dark output values from each element outputted from the image sensor 1 by one bit in the shading of an incident light and an adder 5 sums dark output values by two lines of the same pixel.
入射光遮断時に、イメージセンサ１から出力される各素子からの暗出力値をレジスタ３により１ビットシフトし、加算器５により、２ライン分の同一画素の暗出力値を加算する。 - 特許庁 - An adder section 26 summates by each column the external value logarithmic ratios by N columns respectively outputted from the block row processing sections 23, 24, 25 to update the pseudo a priori value logarithmic ratios by N columns.
加算部２６は、複数個のブロック行処理部２３，２４，２５からそれぞれ出力されるＮ列分の外部値対数比を、列ごとに加算して、Ｎ列分の擬似事前値対数比を更新する。 - 特許庁 - A multiplication circuit 30 multiplies these data and coefficient (h) selected by the selectors A and B, and an adder circuit 40 adds all the multiples result and outputs the result as an FIR filter to be found.
乗算回路３０は、このセレクタＡ、Ｂにより選択されたデータと係数ｈとを乗算し、加算回路４０は、この乗算結果を全て加算し、求めるＦＩＲフィルタとして出力する。 - 特許庁 - Exclusive OR circuits 114-117 discriminate coincidence/dissidence of two adjacent inverse spread codes (C0, C1 or the like) and adder subtractor circuits 110-113 execute addition/subtraction of the basis of the discrimination result.
排他的論理和回路１１４〜１１７が、隣接する２つの逆拡散符号（Ｃ０，Ｃ１等）の一致，不一致を判定し、その判定結果に基づいて加減算器１１０〜１１３が、加算／減算を実行する。 - 特許庁 - Subsequently, a peak value of a summed signal ADD between the signals F1 and F2 by an adder 35 is sampled by a sample-and-hold circuit 36, and a signal of a conversion destination frequency f_OUT is output.
次いで、サンプル・アンド・ホールド回路３６によって、加算器３５による信号Ｆ１とＦ２との加算信号ＡＤＤのピーク値がサンプリングされ、変換先周波数ｆ_ＯＵＴの信号が出力される。 - 特許庁 - The correction value calculator 74 calculates each correction value corresponding to each pixel of interest based on the monotone images R, G and each differential signal input from the subtractor 73 to output to an adder 75.
補正値算出部７４は、単色画像Ｒ，Ｇ、および減算部７３から入力される差分信号に基づき、各注目画素にそれぞれ対応する補正値を算出して加算部７５に出力する。 - 特許庁 - An adder 70 subtracts the frequency spectrum S(FE"n) of the residual echo and a frequency spectrum S(NLE"n) of ordinary noise from a spectrum S(NLE'n) of the low-frequency component first correction audio signal.
加算器７０は、低域成分第１補正音声信号のスペクトルＳ（ＮＬＥ’ｎ）から残響エコーの周波数スペクトルＳ（ＦＥ”ｎ）および定常ノイズの周波数スペクトルＳ（ＮＬＥ”ｎ）を差分する。 - 特許庁 - The operation circuit 330 for in-plane correction reads the offset Vos2 corresponding to the pixel position as the display position based on the position designating signal POS to output to an adder-subtracter circuit 340.
面内補正用演算回路３３０は位置指定信号ＰＯＳに基づいて、表示位置である画素位置に対応するオフセット分Ｖｏｓ２を読み出し加減算回路３４０に出力する。 - 特許庁 - A sound source signal adding the noise signal of a time length equal to a frame length and an adaptive code vector based on a sound source signal in the past is outputted to the synthetic filter circuit 170 by an adder 160.
加算器１６０は、フレーム長に等しい時間長の雑音信号と過去の音源信号にもとづく適応コードベクトルとを加算した音源信号を合成フィルタ回路１７０へ出力する。 - 特許庁 - The document processing apparatus 10 includes: a document receiver 11 for receiving the document; and an adder 12 for adding a cycle pattern, which is damaged in cycle property in the case of a reproduction, to the received document.
文書処理装置１０は、文書を受け付ける文書受付部１１と、上記受け付けられた文書に、複写されると周期性が損なわれる周期パターンを付加する付加部１２と、を有する。 - 特許庁 - A target value of a coordinate of a loading point is input into an adder 1, and a deviation from a coordinate of the loading point calculated by a second operation part 5 is input into a first operation part 3 through a filter 2.
加算器１には載荷点の座標の目標値が入力され、第２の演算部５で算出された載荷点の座標との偏差がフィルタ２を介して第１の演算部３に入力される。 - 特許庁 - As a merit, this invention substantially reduces calculation delay related to the generation of the overflow flag without requesting the increase of the number of transistors or a circuit area compared to a conventional adder.
長所として、本発明は、桁あふれフラッグの生成と関連する計算遅延を、従来の加算器と比較して、トランジスタの点数あるいは回路面積の増加を要求することなく、大幅に低減する。 - 特許庁 - A second adder 121 multiplexes a phase control signal Sg and the signal S7 in frequency bands that are different from each other, the phase control signal Sg being indicative of a magnitude relation between the amplitude of the reception signal S1 and the prescribed threshold.
第２の加算器１２１は、受信信号Ｓ１の振幅と所定のしきい値との大小関係を示す位相制御信号Ｓｇと信号Ｓ７とを互いに異なる周波数帯域で多重する。 - 特許庁 - The left deflection image A, the non-deflection image C and the right deflection image B stored in the frame memories 6A, 6B and 6C respectively are simultaneously read, added by an adder 7 and synthesized into a compound image.
フレームメモリ６Ａ、６Ｃ、６Ｂにそれぞれ格納された左偏向画像Ａ、無偏向画像Ｃ、右偏向画像Ｂは同時に読み出されて加算器７により加算されてコンパウンド画像に合成される。 - 特許庁 - To provide a logic circuit and a full adder using it capable of suppressing generation of another path of signals, reducing power consumption, reducing a circuit scale and accelerating an operation speed.
信号の回り込みの発生を抑止でき、消費電力を低減することができ、併せて回路規模の削減、動作速度の向上を図れる論理回路およびそれを用いた全加算器を提供する。 - 特許庁 - A turning state detection means 46 detects that the ship 1 is in the turning state based on a bow azimuth outputted from a gyrocompass 2, and outputs a detection result to the adder 50.
回頭状態検出手段４６は、ジャイロコンパス２から出力された船首方位に基づいて、船舶１が回頭状態にあることを検出し、検出結果を加算器５０に出力する。 - 特許庁 - As the intensity of the received ultrasonic waves significantly varies according to subjects, the quality of an image is good if the number of bits converted by the AD converter is large but the circuit scale of the digital phaser and the adder is large.
受信する超音波の強度は被検体によって大幅に変化するので，ＡＤ変換器の変換ビット数が大きいと画質は良くなるが，ディジタル整相器・加算器の回路規模が大きくなる。 - 特許庁 - A first detection diode D1 detects a transmission signal extracted form a directional coupler CPU of a transmission system circuit section and an adder circuit 7-2 receives the detected signal via a high frequency elimination filter LPF.
送信系回路部の方向性結合器ＣＰＵから取出した送信信号を第１の検波ダイオードＤ１により検波し、高周波除去フィルタＬＰＦを介して加算回路７−２に入力する。 - 特許庁 - An adder 166 adds the basic damping compensation current value Id0 and the very low damping compensation current value Id1, and outputs the added value Id0+Id1 as the damping compensation current value Id.
加算器１６６は、基本ダンピング補償電流値Ｉｄ０と微低速ダンピング補償電流値Ｉｄ１とを加算し、その加算値Ｉｄ０＋Ｉｄ１をダンピング補償電流値Ｉｄとして出力する。 - 特許庁
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