「adder」を含む例文一覧(2405)
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入力パルスを遅延させる高周波遅延器d1〜dn-1と、遅延されたパルスを増幅する可変利得器a1〜anと、増幅されたパルスを加算する加算器32とによりパルス変調器10を構成する。 - 特許庁 - The signal of the vibrator is digitally converted by an analog-to-digital converter 3 through a cross point switch 2 and an image is displayed on a display 12 through processing of a delay means 4, an adder means 5, etc.
振動子の信号は、クロスポイントスイッチ２を経てＡＤ変換器３でディジタル変換され、遅延手段４や加算手段５等の処理を経て、画像が表示器１２に表示される。 - 特許庁 - An adder 26 adds accompanying individual channel outgoing transmission power information 201 and HS-SCCH power offset 202, and determines the outgoing transmission power value of the HS-SCCH.
加算器２６は付随個別チャネル下り送信電力情報２０１とＨＳ−ＳＣＣＨパワーオフセット２０２とを加算し、ＨＳ−ＳＣＣＨの下り送信電力値を決定する。 - 特許庁 - The gain control sections 24-1, 24-2 amplify the amplitude components of the respective bands at a magnification preset by an operation section 27 (control the gain), and provide an output to an adder 25, respectively.
ゲイン制御部２４−１，２４−２は、それぞれの帯域の振幅成分を操作部２７により予め設定された倍率で増幅し（ゲインを制御し）、それぞれ加算器２５に出力する。 - 特許庁 - The current adder 610 receives detecting signals (65 and 66) from the transition detectors 61 and 62, and adds the driving currents based on the detecting signals to the load resistors 601 and 602.
電流加算回路６１０は、遷移検出回路６１，６２からの検出信号（６５，６６）を受けて、それに応じた駆動電流を負荷抵抗６０１，６０２に対して加算する。 - 特許庁 - An adder 64 adds the output of the multiplier 62 to output a composite digital signal 304.
乗算部６２は、デジタル受信信号３００を受信ウエイトベクトル信号３１２で重み付けし、加算部６４は乗算部６２の出力を加算して、デジタル合成信号３０４を出力する。 - 特許庁 - The adder 18 sums up the difference information outputted from the difference information processing section 17 to the image outputted from the motion compensation section 16 to generate an interpolation image for the slow reproduction.
加算器１８は、差分情報処理部１７が出力した差分情報と動き補償部１６が出力した画像とを加算して、スロー再生用の補間画像を生成する。 - 特許庁 - On the occurrence of a fault in a reception path 4a, a path alarm detection section 12a detects a path alarm and gives a detection signal to an adder section 14a and a RDI(Remote Defect Indication) insertion section 15a.
受信パス４ａにて障害が発生すると、パスアラーム検出部１２ａは、パスアラームを検出して、検出信号を加算部１４ａ及びＲＤＩ挿入部１５ａに供給する。 - 特許庁 - An adder section 5 sums the input, video signal S2 and a contour correction signal S8 to provide an output of a video signal S9 whose contour is corrected to a video signal output terminal 9.
加算部５は入力映像信号Ｓ２と輪郭補正用信号Ｓ８とを加算して輪郭補正済み映像信号Ｓ９を映像信号出力端子９に出力する。 - 特許庁 - That is, a loop-back path is formed between a master-station device 20 and a slave-station device 30 by using changeover switches 22, 23 and 31 and an adder 32 in a digital ROF system.
すなわちディジタルＲＯＦシステムにおいて切替スイッチ２２，２３，３１および加算器３２を用いて親局装置２０と子局装置３０との間にループバック経路を形成する。 - 特許庁 - The adder 30 adds a signal to be output from the multiplier 26 to the convergence target signal R having the polarity inverted by the polarity inverter 32, and inputs the signal into a multiplier 44.
加算部３０は乗算部２６が出力する信号と、極性反転部３２によって極性が反転された収束目標信号Ｒとを加算し、乗算部４４に入力する。 - 特許庁 - Further, the signal from the amplifier 11 is fed to an amplifier 12 acting as an adding means, and a value '1' or a value '0' randomly generated from a generator 13 is added to the adder 12.
さらにこのアンプ１１からの信号が加算手段となる加算器１２に供給され、この加算器１２で発生器１３からのランダムに発生される値“１”または値“０”が加算される。 - 特許庁 - An output signal Y(m, n)=C(m)*X(m, n)+D(m) of the adder 173 does not include a longitudinal-stripe noise even when the signal X(m, n) includes the longitudinal-stripe noise.
加算器１７３の出力信号出力信号Ｙ(m,n)＝Ｃ(m)＊Ｘ(m,n)＋Ｄ(m)は、信号Ｘ(m,n)に縦筋ノイズが含まれていたとしても、当該縦筋ノイズが除かれたものとなる。 - 特許庁 - A solid-state image capturing apparatus includes a pixel array section 102, a row scanning section 105, an analog/digital conversion section 120, clock for conversion supply sections 115 and 116, an adder section 114, and an output section 117.
画素アレイ部１０２と、行走査部１０５と、アナログ・デジタル変換部１２０と、変換用クロック供給部１１５，１１６と、加算部１１４と、出力部１１７とを備える。 - 特許庁 - Each slave station has an antenna 6, a signal detector 7, a frequency converter 16, a local oscillator 8, a switch 9, an adder 10, a bias T 11, a current source 12, and a laser 13.
各子局は、アンテナ６と、信号検出器７と、周波数変換器１６と、局部発振器８と、スイッチ９と、加算器１０と、バイアスティ１１と、電流源１２と、レーザ１３とを有する。 - 特許庁 - The current increase/decrease amount ΔI_γ^* calculated by the instruction current increase/decrease amount calculation part 30A is added to the previous value I_γ^* (n-1) of the instruction current value I_γ^* in the adder 30B.
指示電流増減量演算部３０Ａによって演算された電流増減量ΔＩ_γ^＊は、加算器３０Ｂにおいて、指示電流値Ｉ_γ^＊の前回値Ｉ_γ^＊（n-1）に加算される。 - 特許庁 - Respective addition results of two sets of partial products can be found by one addition with one adder 1, so as to simplify the scale of a circuit and shorten processing time.
１つの加算器１による１回の加算で２組の部分積のそれぞれの加算結果を得ることができ、回路規模の簡素化および処理時間の短縮を図ることができる。 - 特許庁 - An error distributed to a pixel of interest position and random numbers RND are added to a multivalue image data as a binarization target in an adder 38, and the multivalue image data are supplied as pixel data Pxy to a selector 37.
２値化対象の多値画素データは加算器３８にて、着目画素位置に分配された誤差と乱数ＲＮＤが加算され、画素データＰｘｙとしてセレクタ３７に供給される。 - 特許庁 - A proportional item of the phase comparison output is obtained by an incomplete integrator 3, and added to the output of the limiter 4 by an adder 5 to provide an added output as a suppression voltage for a VCO 6.
また、位相比較出力の比例項を不完全積分器３により得て、リミッタ４の出力と加算器５にて加算し、この加算出力をＶＣＯ６の抑制電圧とする。 - 特許庁 - This PLL circuit has a phase comparator 3 for comparing an inputted time stamp with a frequency division value of a reproduced clock, an up/down counter 5, an adder 6 for feedbacking an output and an analog PLL 7.
入力されるタイムスタンプと再生クロックの分周値を比較する位相比較器３と、アップダウンカウンタ５と、出力をフィードバックした加算器６と、アナログＰＬＬ７を有する。 - 特許庁 - A MAX-value preparation circuit 7 for adding '1' to the maximum value MAX of a counter 6, or subtracting '1' therefrom in relation to an addition result 9 by the adder 14 is installed.
加算器１４による加算結果９に関連づけてカウンタ６の最大値ＭＡＸに「１」を加算するか、又は「１」を減算するＭＡＸ値作成回路７が設けられている。 - 特許庁 - The phase adjuster 120 makes phase adjustments of correlation value data from the respective matched filters 111 to 113 so that the same correlation value detection timing is obtained, and supplies the data to the adder 130.
位相調整器１２０は、各整合フィルタ１１１〜１１３からの相関値データを、相関値検出タイミングが一致するように位相調整して、加算器１３０へ与える。 - 特許庁 - A digital adder 330 adds the higher-order and lower-order bits of the analog signals of two inputs after digital conversion and also generates the A/D conversion result of the analog input signals S1 and S2 at the same time.
デジタル加算器３３０が、２入力分のアナログ信号をデジタル変換した上位、下位ビットを加算処理し、同時にアナログ入力信号Ｓ_1 とＳ_2 のＡＤ変換結果を生成する。 - 特許庁 - A multiplier 103 processes pattern data to have and insertion strength suitable for the picture type and an adder 104 inserts the pattern data to data subjected to variable length decoding by a VLD(Variable Length Decoder) 101.
乗算器１０３はそのピクチャタイプに適した挿入強度にパターンデータを加工し、加算器１０４はそのデータをＶＬＤ１０１により可変長復号されたデータに挿入する。 - 特許庁 - An adder 72 finds a current difference between a target current I_o and the d-axis current component I_d, and a PI control part 74 finds a d-axis voltage component V_d from the current difference.
加算器７２が目標電流Ｉ_０とｄ軸電流成分Ｉ_ｄとの差分電流を求め、ＰＩ制御部７４がこの差分電流からｄ軸電圧成分Ｖ_ｄを求める。 - 特許庁 - An interlaced scanning image signal and an incoming interlaced scanning image signal which are delayed by 525 lines by field delay devices 2, 3 are added by an adder 4 and are subtracted by a subtractor 11.
フィールド遅延器２と３で５２５ライン遅延された飛越し走査画像信号と入来飛越し走査画像信号は、加算器４で加算される一方、減算器１１で減算される。 - 特許庁 - Plural adder arrays 44, 84, 88, 94 and 96 total the values by an optionally selected combination, and send out the binary number P which is the division value as an operation result.
その値を、複数の加算器アレイ（４４、８４、８８、９４、９６）は、任意に選択された組み合わせで合計し、除算値である二進数Ｐを演算結果として送り出すようになっている。 - 特許庁 - Each voltage generated in the current detection resistances 41, 42 is detected respectively by differential amplifiers 43, 44, added together by an adder 45, and outputted as a current detection output.
電流検出抵抗４１，４２に生じた電圧は、差動増幅器４３，４４でそれぞれ検出された後に加算器４５で加算され、電流検出出力として出力される。 - 特許庁 - The adder 318 inputs a value (Ufb+Uff) which is obtained by adding the FF operation amount Uff to the FB operation amount Ufb as an operation amount U to a CR motor drive circuit 51.
加算器３１８は、ＦＢ操作量ＵｆｂにＦＦ操作量Ｕｆｆを加算して得られる値（Ｕｆｂ＋Ｕｆｆ）を、操作量ＵとしてＣＲモータ駆動回路５１に入力する。 - 特許庁 - Since the variation in the tilt is smaller than the tilts 1 and 2 and the variation in the initial value, an output of the adder 20 denoting the compression/expansion rate is changed in the same direction at the same pixel position.
傾きの変化分が傾き１，２と初期値の変化分よりも小さいので、圧縮・伸長率を示す加算器２０の出力は、同一画素位置では同一方向に変化する。 - 特許庁 - Besides, an adder 105 subtracts the output signal 125 from the input signal 121 and outputs a calculated output signal 126 as an edge component of the input signal 121.
また、加算器１０５は、出力信号１２５を入力信号１２１より減算し、算出された出力信号１２６を入力信号１２１のエッジ成分として出力する。 - 特許庁 - The PLL circuit with high accuracy can be realized at low cost by inputting a carrier output of the adder 6 to the analog PLL 7 as an intermediate clock s110 to construct a PLL loop.
加算器６のキャリー出力を中間クロックｓ１１０としてアナログＰＬＬ７に入力してＰＬＬループを構成することで、安価に高精度なＰＬＬ回路を実現できる。 - 特許庁 - As the arithmetic circuit is realized by modifying conventional multiplier and adder without adding special computing element for multiplication and addition calculation, chip area efficiency can be improved.
また、乗加算計算のための特別の演算器を追加せずに既存の乗算器と加算器の変形で演算回路が実現できるのでチップ面積効率を高めることができる。 - 特許庁 - As a result, weight factors (complex numbers) of the four sets of the base band digital complex signals are determined and complex multipliers 71 to 74 and the adder 80 carry out weighting composition.
この結果から４組のベースバンド帯域のデジタル複素信号の重み係数（複素数）が決定され、複素乗算器７１〜７４及び加算器８０により重み付け合成を行う。 - 特許庁 - Further, the LPF 20 connects a multiplier 24 to a delay element 28 and the output of the multiplier 24 and the output of a multiplier 22 are added together by an adder 26.
また、ＬＰＦ２０は、遅延素子２８に乗算器２４を接続し、この乗算器２４の出力と乗算器２２の出力とが加算器２６で加算される構成となっている。 - 特許庁 - An adder circuit 13 additively composes outputs from the equalization circuits 27-1, 27-2 so that the outputs of the equalization circuits 27-1, 27-2 are composed at a maximum ratio, and the composed signal is fed to the Viterbi decoding circuit 41.
加算回路１３で加算合成することにより、等化回路２７−１および２７−２の出力は、最大比合成され、ビタビ復号回路４１に供給される。 - 特許庁 - DACs 31a-31s give a digital input signal converted into an analog signal and a DAC 43 gives a distortion compensation signal converted into an analog signal to an adder 5 respectively.
ＤＡＣ３１ａ〜３１ｄからはアナログ信号に変換されたディジタル入力信号が，ＤＡＣ４３からはアナログ信号に変換された歪補償信号が，それぞれ加算器５に与えられる。 - 特許庁 - A transmission termination timing generator 201 generates a timing to supply the termination of a data signal sent from a communication controller 161 to a power measuring signal adder 202.
通信制御部１６１から送られてきたデータ信号の終端が電力測定信号付加部２０２に供給されるタイミングを送信終端タイミング生成部２０１で生成する。 - 特許庁 - The adder circuit 13c compares electric signals output from the amplifier circuits 13a and 13b with each other, and extracts valid parts from the detected reading result to combine the parts.
加算回路１３ｃは、増幅回路１３ａ，１３ｂから出力される電気信号を比較して、それぞれ検出された読み取り結果のうちから有効部分を抽出して合成する。 - 特許庁 - An adder 102, an initial value register 103, a counter value selector 104 and a counter 105 constitute an upcounter to update a count value in the unit of a predetermined discrete value in synchronization with the count clock.
加算器１０２、初期値レジスタ１０３、カウンタ値セレクタ１０４、およびカウンタ１０５によってアップカウンタを構成し、カウントクロックに同期して、所定の計数値単位で、カウント値を更新する。 - 特許庁 - The adder section 14a gives a switching signal to a path switch section 11 to allow the pass switch section 11 in response to the switching signal to switch the reception path 4a to a reception path 3a.
加算部１４ａは、切替信号をパススイッチ部１１に供給し、その切替信号に応答したパススイッチ部１１がパスルートを受信パス４ａから受信パス３ａに切り替える。 - 特許庁 - The two sinusoidal signals of different frequencies output from the two equalizer circuits (sine wave generation circuits) 14, 15 are then added by an adder 62, thereby generating a DTMF signal.
そして、２つのイコライザ回路（正弦波発生回路）１４，１５から出力される２つの異なる周波数の正弦波信号を加算器６２により加算してＤＴＭＦ信号を生成する。 - 特許庁 - To provide a linearity enhancement circuit that dispenses with an adder for performing operation by a binary code and can be operated speedily with low power consumption, and to provide a ΣΔA/D converter and a reception apparatus.
バイナリコードで演算する加算器が不要で、高速、低消費電力で動作することが可能な線形性改善回路、ΣΔＡ／Ｄ変換器、および受信装置を提供する。 - 特許庁 - A glitch canceling circuit 6 is inserted between the resistors R2, R3 and the adder 1, and a re-timing process is executed to the feedback analog signals outputted from the resistors R2, R3.
さらに、抵抗Ｒ２，Ｒ３と加算器１との間にグリッジキャンセル回路６を挿入し、抵抗Ｒ２，Ｒ３から出力する帰還アナログ信号に対してリタイミング処理を行う。 - 特許庁 - An adder 26 adds the level of the U signal calculated by a U level detection circuit 22 and the level of the V signal calculated by a V level detection circuit 24 to calculate a UV (ultraviolet ray) suppression parameter.
Ｕレベル検出回路２２で求めたＵ信号のレベルと、Ｖレベル検出回路２４で求めたＶ信号のレベルを加算器２６において加算し、ＵＶ抑圧パラメータを求める。 - 特許庁 - The adder 9 adds the output of the error amplifier 10 to the output of the signal generator 21, and outputs as an output voltage command V1' of an output voltage V1 of the inverter 1.
加算器９は、誤差増幅器１０の出力と信号発生器２１の出力の加算を行い、インバータ１の出力電圧Ｖ１の出力電圧指令Ｖ１’として出力する。 - 特許庁 - Meanwhile, a feedforward (FF) operation amount calculation section 314 determines an FF operation amount Uff from the acceleration command value Ar and jerk command value Jr, and inputs it to an adder 318.
一方、フィードフォワード（ＦＦ）操作量算出部３１４は、加速度指令値Ａｒと躍度指令値Ｊｒとから、ＦＦ操作量Ｕｆｆを求めて、これを加算器３１８に入力する。 - 特許庁 - A CCD line sensor reads the image data of an original placed on an original platen glass plate of the image forming apparatus, adder circuits 1 receive the read data and sum the data for a prescribed time.
画像形成装置の原稿台ガラスに載置された原稿の画像データをＣＣＤラインセンサで読み取り、その読み取りデータを加算回路１に入力して所定時間加算する。 - 特許庁 - The sinusoidal wave computing unit 32 is provided with operators such as an adder-subtracter and a multiplier and generates a sinusoidal wave by determining terms of a Taylor expansion of a sinusoidal function by arithmetic operation.
正弦波演算部３２は、加減算器や乗算器などの演算器を有しており、テーラー展開された正弦関数の各項を算術演算することによって正弦波を生成する。 - 特許庁 - An adder 606 calculates the difference between a smooth quantized LPS parameter at present processing unit time and another smooth quantized LPS parameter of the preceding processing unit time.
加算器６０６は、現在の処理単位時間における平滑化量子化ＬＳＰパラメータと１つ前の処理単位時間における平滑化量子化ＬＳＰパラメータとの差を算出する。 - 特許庁
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