「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 29 30 31 32 33 34 35 36 37 .... 48 49 次へ＞- An output from the adder 43 converted into an analog by D/A 44 is adjusted by an analog volume 45, and a component of high-frequency sound is extracted from the output of the analog volume 45 by a HPF 48.
Ｄ／Ａ４４でアナログに変換された加算器４３からの出力はアナログボリューム４５で調整され、アナログボリューム４５の出力から高周波音の成分をＨＰＦ４８により抽出する。 - 特許庁 - The controller 105 controls the frame information adder 102 to add the frame information to the image data affected by the flash on the basis of the determination result of the flash determination section 104.
制御部１０５は、フラッシュ判定部１０４の判定結果に基づいて、フラッシュの影響を受けている画像データに対して、フレーム情報を付加するようにフレーム情報付加部１０２を制御する。 - 特許庁 - A detection section 42 outputs the uppermost bit of the output of the adder 41 as phase information, and at the same time outputs a row of bits excluding the uppermost bit as corrected correlation value data.
検出部４２は、加算器４１の出力の最上位ビットを位相情報として出力するとともに、その最上位ビットを除くビット列を修正された相関値データとして出力する。 - 特許庁 - The temperature detection circuit for at least one temperature detection element of which the output value changes in response to temperature comprises a conversion circuit and an adder circuit.
本発明に係る温度検出回路は、温度に応じて出力値が変化する少なくとも１つの温度検出素子のための温度検出回路であって、変換回路と加算回路とを備える。 - 特許庁 - In the D/A conversion IC, multiplexed signals are demultiplexed by a demultiplexer and D/A converted in the D/A converters, and analog step signals outputted by the respective D/A converters are added in an adder 4.
Ｄ／Ａ変換ＩＣでは分離器により多重化信号を分離してＤ／Ａ変換器でＤ／Ａ変換し、各Ｄ／Ａ変換器の出力するアナログステップ信号を加算器４で加算する。 - 特許庁 - To provide a modulator for a super-directional speaker that can reduce noise generation by suppressing a break of an audio signal during modulation based upon a negative signal level even if a negative signal is generated in the output of an adder.
加算器の出力に負の信号が発生しても、負の信号レベルによる復調時におけるオーディオ信号の途切れを抑え、ノイズの発生を低減できる超指向性スピーカ用変調器を得る。 - 特許庁 - Transmission data and error pattern data corresponding to these transmission data are added and output by an adder circuit 6 and transmitted, while being combined (9) with an error pattern signal corresponding to the error pattern data.
送信データと、その送出データに対応した誤りパターンデータとを加算回路６で加算出力するとともに、誤りパターンデータに対応した誤りパターン信号と合成（９）して送信する。 - 特許庁 - An adder 102 outputs a transmission power controlled amplitude signal S5, by adding a transmitting power control signal S13 expressed by logarithm to an amplitude signal S14 expressed by logarithm.
加算部１０２は、対数表現された振幅信号Ｓ１４に、対数表現された送信電力制御信号Ｓ１３を加算し、送信電力制御された振幅信号Ｓ５として出力する。 - 特許庁 - The computing unit 141 computes the sum on F_2 between the operation result of the target row supplied from the adder 135-1 and a parity bit stored in a register 142 to thereby calculate a new parity bit.
演算器１４１は、加算器１３５−１から供給される対象行の演算結果と、レジスタ１４２に格納されたパリティビットとのＦ_2上の和を演算することにより、新たなパリティビットを求める。 - 特許庁 - The lens noises N are input by a microphone 5 together with a desired recording sound S, and a voice data composed of these lens noises N and desired recording sound S are input at a + terminal for an adder 83.
このレンズ雑音Ｎは、希望収録音Ｓとともにマイクロホン５により入力され、これらレンズ雑音Ｎと希望収録音Ｓとからなる音声データが加算器８３の＋端子に入力される。 - 特許庁 - Since the coincidence/-non-coincidence of the lower twelve bits of a virtual address is judged only by a carry signal, the coincidence/non- coincidence of the virtual address can be judged before completing the addition processing of the adder.
仮想アドレスの下位側12ビットについては、キャリー信号だけで一致不一致の判断を行うため、アダーでの加算処理が完了する前に、仮想アドレスの一致／不一致の判断を行うことができる。 - 特許庁 - Two band gap circuits (BGR1, BGR 2), an inversion 1 time amplifier (AMP1), a differential amplifier (AMP2), and a variable gain amplifier (AMP3), and a voltage adder (VDO) are used to form a temperature compensation circuit (220).
２つのバンドギャップ回路（ＢＧＲ１，ＢＧＲ２）と、反転１倍アンプ（ＡＭＰ１）と、差動アンプ（ＡＭＰ２）と、可変利得アンプ（ＡＭＰ３）と、電圧加算器（ＶＤＯ）と、を用いて温度補償回路（２２０）を形成する。 - 特許庁 - Coefficients of the respective stages of the FIR filter 75 are obtained by using the output of the adder 63 as an error signal, and coefficients of the respective stages of the FIR filter 75 for sound-deadening signal generation are defined.
加算器６３の出力を誤差信号に使って、ＦＩＲフィルタ７５の各段の係数を求めて、それらを消音信号生成用ＦＩＲフィルタ７５ａの各段の係数を確定する。 - 特許庁 - A decoder 104 is constituted of a ΔΣ modulator in which the sum of re-quantized noises is made constant so that any error generated in the D/A converter column 105 and the adder 106 can be removed.
デコーダ１０４を再量子化ノイズの和が一定であるΔΣ変調器で構成することで、Ｄ／Ａ変換器列１０５及び加算器１０６で発生する誤差を除去することができる。 - 特許庁 - By a selector 10, a conversion circuit 11 and a division circuit 13, correction data for bringing the sampling point S2 at the center closer to the closer adjacent sampling point are prepared and added in the adder 12.
セレクタ１０、変換回路１１及び除算回路１３によって、中央のサンプリングポイントＳ２を、近い方の隣接のサンプリングポイントに近づけるための補正データを作成し、加算器１２で加算する。 - 特許庁 - The adder 54 sends the result of addition to the output of the 1-shift calculator (β^1) 57 if the syndrome is entered, and the output of the 1-shift calculator (β^1) 57 to the register 55 if no syndrome is entered.
加算器５４では、シンドロームが入力されれば１シフト演算器（β^１）５７の出力に加算した結果を入力されなければ１シフト演算器（β^１）５７の出力を、レジスタ５５に送る。 - 特許庁 - In this case, a DC component is added to the laser noise cancellation FPD signal on the output side of an HPF 66, and an LNC signal having the laser noise component always suppressed by high efficiency is obtained from the adder 62.
この際、レーザノイズキャンセル用ＦＰＤ信号には、ＨＰＦ６６の出力側でＤＣ成分を付加し、加算器６２から、前記レーザノイズ成分が常に高効率で抑圧されたＬＮＣ信号を得る。 - 特許庁 - A phase comparator 109 compares the phase of a low-frequency signal applied to the optical modulator 104 with that of comparator output, and an adder-subtractor 110 outputs a value added and subtracted according to the code of the phase.
光変調器１０４に印加した低周波信号とコンパレータ出力の位相を位相比較器１０９で比較し、加減算器１１０が位相の符号に応じて加算、減算した値を出力する。 - 特許庁 - An adder 48 adds the pulse electric signal from the driving circuit 44 to the bias current from the bias current generating circuit 46 and applies an addition result as a driving signal to the laser diode 50.
加算器４８は、バイアス電流発生回路４６からのバイアス電流に、駆動回路４４からのパルス電気信号を加算し、その加算結果を駆動信号としてレーザダイオード５０に印加する。 - 特許庁 - The image signal filled with the marker is Fourier inverted by a Fourier inverter 38, spectrally reversely diffused by a multiplier 39, a DC component is added by an adder 40, and output.
不可視マーカが埋め込まれた画像信号は、フーリエ逆変換器３８でフーリエ逆変換され、乗算器３９でスペクトル逆拡散され、加算器４０で直流成分が加算されて出力される。 - 特許庁 - The circuits 12R, 12G and 12B shift RGB signal levels according to the output of the adder 16 and regulate the offset voltage, thereby regulating the black level voltage in the EL element.
黒レベルシフト回路１２Ｒ、１２Ｇ、１２Ｂは、加算器１６の出力に応じてＲＧＢ信号レベルシフトし、オフセット電圧を調整し、これによってＥＬ素子における黒レベル電圧を調整する。 - 特許庁 - Data from the second selector 112 is taken as an address to read data from a memory 116 in the first half of a cycle, and data resulting from adding one by an adder 120 is written to the memory 116 in the latter half.
第２セレクタ１１２からのデータをアドレスとして周期の前半でメモリ１１６からデータを読み出し、後半で加算器１２０により１だけ加算されたデータをメモリ１１６に書き込む。 - 特許庁 - The distance values x, y are supplied to an adder 5 and a subtracter 6, a subtraction value is supplied to a multiplier 8 through an absolute value circuit 7 and multiplied by a value b' from a terminal 9.
これらの距離値ｘ、ｙが加算器５及び減算器６に供給され、この減算値が絶対値回路７を通じて乗算器８に供給されて端子９からの値ｂ′が乗算される。 - 特許庁 - A tracking control signal TC from a tracking control circuit 6 is supplied to an adder circuit 14 and to a eccentric component detecting circuit 10 through a switch 12 during the normal operation.
トラッキング制御回路６からのトラッキング制御信号ＴＣは、通常動作中、スイッチ１２を介して加算回路１４に供給されるとともに、偏芯成分検出回路１０とに供給される。 - 特許庁 - A level detection circuit 43 detects the level of the output signal from the adder circuit 40 and allows a signal of 0 level to be given to a multiplier circuit 47 when the absolute value of the level is within a range of a prescribed threshold value.
レベル検出回路４３は、加算回路４０の出力信号のレベルを検出し、その絶対値が所定の閾値の範囲内にあるとき、０レベルの信号を乗算回路４７に供給させる。 - 特許庁 - The weighting coefficients in the complex multipliers 7iL, 7iM, 7iH are determined by the complex correlation coefficient of the adder 90 and each branch by each band by weighting coefficient calculation units 70L, 70M, 70H.
複素乗算器７ｉＬ、７ｉＭ、７ｉＨでの重み係数は、重み係数計算機７０Ｌ、７０Ｍ、７０Ｈで加算器９０と帯域毎の各ブランチの複素相関係数から決定される。 - 特許庁 - After a data input to input registers 67a and 67b, the integer adder 67 starts integer adding processing on each input of data and stores the arithmetic result in an output register 67c.
また、整数加算器６７は、入力レジスタ６７ａおよび６７ｂへのデータ入力が完了すると、入力された各データの整数加算処理を開始し、演算結果を出力レジスタ６７ｃに格納する。 - 特許庁 - Its output A is added to an output B of a 2nd differential input circuit 3 by arm adder circuit 3 and a quantizer 4 quantizes a sum A+B and provides an output to an output terminal 5.
その出力Ａは、加算回路３により第２の差動入力回路３の出力Ｂとの加算が行われ、加算値Ａ＋Ｂが量子化器４で量子化されて出力端子５に出力される。 - 特許庁 - The camber adder includes a camber addition state adjuster that equalizes the camber addition state of the wheels using the first and second camber varying mechanisms during operation.
キャンバ付与処理手段は、第１、第２のキャンバ可変機構の作動中に、第１、第２のキャンバ可変機構による各車輪へのキャンバの付与状態を等しくするキャンバ付与状態調整処理手段を備える。 - 特許庁 - Consequently, the number of bits of the adder 102 is reduced to three bits for the 14-bit input and the number of bits of the integrator for the noise shape filter 203 is reduced to 11 bits for the 14-bit input.
これにより、加算器２０１のビット数が１４ビット入力に対して３ビットに、ノイズシェイプフィルタ２０３用の積分器のビット数が１４ビット入力に対して１１ビットにそれぞれ低減される。 - 特許庁 - A PD signal representing the light reception amount of the PSD 101 is outputted to the outside from an adder circuit 104 based on the pair of output currents Ia and Ib outputted from the PSD 101.
上記ＰＳＤ１０１から出力された一対の出力電流Ｉa,Ｉbに基づいて、加算回路１０４よりＰＳＤ１０１の受光量を表すＰＤ信号を外部に出力する。 - 特許庁 - The SPDIF signal from an SPDIF-transmitting circuit 270 is in-phase transmitted by adders 571 and 572, received by an adder 460 and supplied to an SPDIF-receiving circuit 170.
ＳＰＤＩＦ送信回路２７０からのＳＰＤＩＦ信号は、加算器５７１および５７２によって同相伝送され、加算器４６０によって受信されてＳＰＤＩＦ受信回路１７０に供給される。 - 特許庁 - The second adder 20 sums up the load line voltage drop value and the line No.1 voltage drop value, and a voltage control circuit 5 controls the output voltage of the UPS No.1, based on this adding up.
第２加算器２０は負荷線路電圧降下値と１号線路電圧降下値を加算し、電圧制御回路５はこの加算結果に基づいて１号ＵＰＳ１の出力電圧を制御する。 - 特許庁 - In an adder 50, the rotational position outputted from the position calculating part 42 is added with an angular difference outputted from the correction amount calculating part 45 for improved responsiveness.
また、加算器５０において、位置算出部４２から出力された回転位置に、補正量算出部４５から出力される角度差分を加算することにより、より応答性を向上している。 - 特許庁 - A coloring part 42 colors a displacement image outputted from a displacement image forming block 34 at a transmitting/receiving frame rate corresponding to a time phase at that time and outputs it to an adder 44.
色付け処理部４２は、変位画像形成ブロック３４から、送受信フレームレートで出力される変位画像に対して、その時相に対応した色付け処理を行って加算器４４に出力する。 - 特許庁 - The signal passed through the FA attenuator has low electric power, so the signal of 3FA applied through an adder has its inter-FA power difference minimized and AGC is performed normally by an IF stage.
該当ＦＡ減衰器を通過した信号は電力が低くなるために、加算器を通して加わった３ＦＡの信号は、ＦＡ間電力差が最小化されてＩＦ段でＡＧＣが正常に実行される。 - 特許庁 - Power conversion circuits 10_1 to 10_n respectively calculate the power values of (n) input signals 70_1 to 70_n and an adder 40 mutually adds (n) calculated power values as a synthetic power value P.
電力変換回路１０_1〜１０_nではｎ個の入力信号７０_1〜７０_nの電力値をそれぞれ算出し、加算器４０では、算出されたｎ個の電力値どうしを加算して合成電力値Ｐとする。 - 特許庁 - An adder 104 adds those together, and a source voltage, corresponding to the addition value (P_T+P_B), in the table 106 is determined by using the addition value and set as the source voltage Vcc of the amplifier 14.
これらを加算器１０４により加算し、加算値（Ｐ_T＋Ｐ_B）を用いてテーブル１０６から加算値に対応する電源電圧を決定し、増幅器１４の電源電圧Ｖｃｃとして設定する。 - 特許庁 - As a signal receiving opening is enlarged to corresponding to a deeper signal receiving focus by variable bore diameter control, a group matching the deeper signal receiving focus is added to phase regulating addition at the post-stage phase regulating adder circuit 72.
可変口径制御によってより深い受信フォーカスに対応して受信開口が広がるほど、深い受信フォーカスに適合したグループが後段整相加算回路７２での整相加算に加わる。 - 特許庁 - A coding scheme reduces the need for an adder or memory element for obtaining multiple modulus values, and the use of carry save addition with carry propagation addition enhances the computational speed of the multiplication module.
コーディングスキームは、マルチプルモジュラス値を得るための加算器及びメモリ素子の必要性を減少させ、キャリ貯蔵加算及びキャリ電波加算の使用は、掛け算モジュールの計算速度を向上させる。 - 特許庁 - The display correcting apparatus comprises a multiplier 231 for multiplying a first coefficient 233 to color data 232 and an adder 235 for adding a second coefficient 236 to the multiplying result 234 of the multiplier 231.
色データ２３２に第１の係数２３３をかける乗算器２３１と、乗算器２３１の乗算結果２３４に第２の係数２３６を加算する加算器２３５とで構成したことを特徴とする。 - 特許庁 - A mixer circuit 102 mixes a fundamental wave signal being an input signal with a difference frequency signal to produce a pre-distortion with the same amplitude and the inverted phase and outputs it to an adder 119.
ミキサ回路１０２は、入力信号を基本波信号として、差周波信号と基本波信号をミキシングすることにより、同一振幅逆位相の予歪みを発生させ、加算器１１９に出力する。 - 特許庁 - By an adder 11b, AS' formed by delaying the AS and attenuating a voice level from the US+AS'+BS' and BS' formed by delaying the BS and attenuating the voice level are subtracted and the US is generated.
加算器１１ｂでは、ＵＳ＋ＡＳ’＋ＢＳ’から、ＡＳを遅延させ、音声レベルを減衰させたＡＳ’と、ＢＳを遅延させ、音声レベルを減衰させたＢＳ’とが減算されＵＳが生成される。 - 特許庁 - A computation unit 23, a gain control unit 24, and an adder 26 refer to the binarized pixel to compute a value to be added to the attention pixel of the color component image, and add the computed value to the attention pixel of the color component image.
演算部23、ゲイン調整器24、加算器26は、二値化後の画素を参照して色成分画像の注目画素に加算する値を演算し、演算した値を色成分画像の注目画素に加算する。 - 特許庁 - To provide a light beam adder which is compact in a radial direction with respect to a principal optical axis and capable of producing high-intensity light beams without limitation on the wavelengths of light beams emitted from light sources used.
使用する光源から射出される光の波長が限定されることなく、主光軸を基準としたラジアル方向にコンパクトで、高光量の光を作ることができる光加算装置を提供する。 - 特許庁 - Thus, no adder AD exists on a loop composed of the shifter SF1, the variable length table T1 and a register R12 to be a critical path and the processing speed can be accelerated rather than conventional one.
これにより、クリティカル・パスとなるシフタＳＦ１、可変長テーブルＴ１、レジスタＲ１２で構成されるループに、加算器ＡＤが存在しなくなり、従来よりも処理速度を向上させることができる。 - 特許庁 - A feedback path inputs a signal adding an output w_2n of the band pass filters for cut that is an output of a subtracter 24c, and the output of the direct input as mentioned above in the adder 25.
フィードバックパスは、加算器２５において、減算器２４ｃの出力であるこのカット用バンドパスフィルタ１の出力w_2nと上述した直接入力の出力とを加算した信号を入力する。 - 特許庁 - Thus, an inspection signal outputted from an oscillation circuit 4 is given to a monitor line 33 via an adder circuit 5 and given to a detection circuit 6 via the relay switch 7 and a microphone line 31.
これにより、発振回路４から出力される検査信号が、加算回路５を介してモニタライン３３に入力され、リレースイッチ回路７及びマイクロホンライン３１を経て、検出回路６に入力される。 - 特許庁 - An adder 609 adds the outputs of the f-V converter circuits 605, 606 to obtain an output corresponding to the sum of the beat frequencies of the two ring resonance type ring lasers.
また、加算器６０９において、２つのｆ−Ｖ変換回路６０５と６０６の出力を加算すると、２つのリング共振器型半導体レーザのビート周波数の和に相当する出力を得る。 - 特許庁 - Even if the PM motor rotates, during which encoder pulse is not arriving, a magnet pole position calculation value outputted from the adder 7d becomes continuous.
ＰＭモータが回転してもエンコーダパルスが来ない間の磁束位置の演算を第２の磁極位置演算器７ｂが行っているので、加算器７ｄから出力される磁極位置演算値は連続したものとなる。 - 特許庁
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