「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 26 27 28 29 30 31 32 33 34 .... 48 49 次へ＞- The adder 305 adds the predicted image signal and a prediction error signal decoded from an inverse quantization and inverse orthogonal transform section 304 and outputs a decoded image signal.
加算器３０５はこの予測画像信号と逆量子化・逆直交変換部３０４からの復号された予測誤差信号とを加算して、復号化した画像信号を出力する。 - 特許庁 - After the operation is completed, a feedforward part FF adds output data of an adder 11 and a delay circuit 12 thereby generating an extraction data TD1 corresponding to a detection frequency f1.
この演算が終了した後、フィードフォワード部ＦＦは加算器１１および遅延回路１２の出力データを加算して検出周波数ｆ１に対応する抽出データTD1を生成する。 - 特許庁 - An LPF 8 and an adder circuit 9 for correction are connected between an output terminal and one input terminal of a comparator 7 for wavelength shaping of the regenerative signal of the optical disk reproducing device.
光ディスク再生装置の再生信号を波形整形するコンパレータ７の出力端子と１つの入力端子との間にＬＰＦ８と補正用加算回路９とを接続する。 - 特許庁 - The image decoding processing circuit 1 includes a reversible decoder 2, an inverse quantizer 3, an IDCT device 4, an adder 5, a deblock filter 6, a frame memory 7, and a motion estimator/compensator 8.
この画像復号処理回路１は、可逆復号器２と、逆量子化器３と、ＩＤＣＴ器４と、加算器５と、デブロックフィルタ６と、フレームメモリ７と、動き予測補償器８とを有する。 - 特許庁 - Namely, when the adder 23 outputs the carry signal '1', phase data ωt of '100...00' are outputted from a delay flip-flop 29 in the timing of a next clock pulse CLK.
すなわり、加算器２３からキャリイ信号”１”が出力されると、次のクロックパルスＣＬＫのタイミングにおいてディレイフリップフロップ２９から、”１００・・・００”なる位相データωｔが出力される。 - 特許庁 - As a result, a higher harmonic signal S13 having a spectrum distribution on a high-frequency side of the input audio signal S11 is generated and is added to the input audio signal S11 by an adder 13.
これにより入力オーディオ信号Ｓ１１の高域側のスペクトル分布を持った高調波信号Ｓ１３が生成され、加算器１３により入力オーディオ信号Ｓ１１に付加される。 - 特許庁 - The quantized value is inputted to a digital integrator 508, and at the same time, it is negatively fed back to an adder 504 provided on the input side of the analog integrator 505 via a negative feed-back route 507.
量子化値を、デジタル積分器５０８に入力すると同時に、アナログ積分器５０５の入力側に設けられた加算器５０４に負帰還路５０７を介して負帰還する。 - 特許庁 - The adder reduces the temperature offset correction value and the learning offset correction value from the current detection values in each phase of U and W and outputs them to a V phase current presumption part 17.
加算器１６は、Ｕ、Ｗ各相の電流検出値から温度オフセット補正値および学習オフセット補正値を減算してＶ相電流推定部１７に出力する。 - 特許庁 - An adder 70 differentiates a frequency spectrum S (FECn) of a corrected reverberation echo and a frequency spectrum S(NE"n) of a constant noise from a spectrum S(NE'n) of the first corrected sound signal.
加算器７０は、第１補正音声信号のスペクトルＳ（ＮＥ’ｎ）から補正残響エコーの周波数スペクトルＳ（ＦＥＣｎ）および定常ノイズの周波数スペクトルＳ（ＮＥ”ｎ）を差分する。 - 特許庁 - An adder 22 adds the detection signal from the sensor 14 and the offset voltage supplied from a PID arithmetic circuit filter arithmetic circuit 25 through a D/A converter 25 together.
加算器２２では、センサ１４からの検出信号と、Ｄ／Ａコンバータ２６を介してＰＩＤ演算回路・フィルタ演算回路２５から供給されるオフセット電圧とが加算される。 - 特許庁 - To provide a floating-point adder/subtractor of three-term input allowing acquisition of the same result as the case of performing rounding after calculation with infinite accuracy in an arithmetic process.
演算過程で無限の精度をもって演算した後丸めを行った場合と同一の結果を得ることができる３項入力の浮動小数点加減算器を提供する。 - 特許庁 - An IDCT device 3 returns the difference value of the frequency component to the spatial domain, a difference adder 4 adds the difference value in the spatial domain to an original value in the spatial domain.
ＩＤＣＴ器３によりその周波数成分の差分値を空間領域に戻し，差分加算器４により空間領域での差分値と元の空間領域の値とを加算する。 - 特許庁 - Consequently, it becomes possible to obtain a result of the floating multiplication at high speed because a sticky bit can be generated without using the result which is from the multiplication array 1 and a mantissa part adder 2.
これにより、乗算アレイ１と仮数部加算器２を経由した結果を用いずにスティッキービットを生成できるため浮動小数点乗算の結果を高速に求めることができる。 - 特許庁 - An adder circuit 55 multiplies the signal generated similarly and fed from the multiplier circuit 53 with an output signal from the multiplier circuit 47 to produce a correction signal.
同様にして生成され、乗算回路５３から供給されてきた信号と、乗算回路４７の出力信号が加算回路５５において乗算され、補正信号が生成される。 - 特許庁 - A control loop of A/D-GSW is provided with a DC component removing circuit comprising a DC component averaging circuit 100, a delay circuit 101, and an adder 102.
Ａ／Ｄ−ＧＳＷの制御ループには、ＤＣ成分平均値算出回路１００、遅延回路１０１及び加算器１０２からなるＤＣ成分除去回路を設けられている。 - 特許庁 - The speed controller 1 is equipped with a rotational speed setter 11, a regulator 12, an integrator 13, a setting rate operation part 14, a delay filter 15, subtractors 1a-1c and an adder 1d.
調速制御装置１は、回転速度設定部１１、レギュレータ１２、積分器１３、調定率演算部１４、遅れフィルタ１５、減算器１ａ〜１ｃ及び加算器１ｄを備える。 - 特許庁 - The power reference signal generation circuit includes a laser output reference circuit 32, and an adder 35 for obtaining the power reference signal P* by adding a feed forward signal PF to an error signal (e).
電力基準信号生成回路は、レーザ出力基準回路３２、フィードフォワード信号ＰＦとエラー信号ｅとを加算して電力基準信号Ｐ^＊を求める加算器３５を備える。 - 特許庁 - An adder circuit 102 adds control signals from a plurality of control lines 1-n by a first OP amplifier 12 and supplies the result to an inversion circuit 104 as negative voltage.
加算回路１０２は、複数の制御線１〜ｎからの制御信号を第１のＯＰアンプ１２により加算して、その結果を負電圧として反転回路１０４に供給する。 - 特許庁 - A vertical direction processing part 68 for performing vertical interpolation processing is constituted of line delay control part 74, multipliers 75 to 78, a coefficient generator 79, and an adder 81.
垂直方向の補間処理を行う垂直方向処理部６８を、ライン遅延制御部７４，乗算器７５，７６，７７，７８、係数発生器７９、及び加算器８１により構成する。 - 特許庁 - When the field classification signal S indicates the odd-numbered field, 0.5 is added to the Y-coordinate by an adder, and when it indicates the even-numbered field, the Y-coordinate is used as it is.
フィールド区分信号Ｓが奇数フィールドを示している時は、加算器１７によりＹ座標に０．５を加え、偶数フィールドを示している時は、Ｙ座標をそのまま使用する。 - 特許庁 - Moreover, the center frequency calculation section 8 averages the sum of an adder 12 of the clock generating section 2 to update the summation data denoting the center frequency of the recovered clock.
また、中心周波数計算部８では、クロック発生部２の加算器１２による加算値を平均化することにより、再生クロックの中心周波数を表す加算データを更新する。 - 特許庁 - The original signal u(0) and a signal u(1/2) delayed by T/2 are added by an adder 46, and the phase modulated part of the push-pull signal is detected to demodulate address information.
また、元の信号ｕ（０）とＴ／２だけ遅延させた信号ｕ（１／２）を加算器４６で加算し、プッシュプル信号の位相変調部を検出してアドレス情報を復調する。 - 特許庁 - A nonlinear table 113 is inserted into the trailing stage of an integrator 112 in which an adder 110 and a delay circuit 111 that delays inputted signals for one sample period are interconnected in a loop manner.
加算器１１０と入力信号を１サンプル周期遅延する遅延回路１１１とをループ状に接続した積分器１１２の後段に非線形テーブル１０６を挿入する。 - 特許庁 - A nonlinear table 106 is inserted into the trailing stage of an integrator 105 in which an adder 103 and a delay circuit 104 that delays inputted signals for one sample period are connected in a loop manner.
加算器１０３と入力信号を１サンプル周期遅延する遅延回路１０４とをループ状に接続した積分器１０５の後段に非線形テーブル１０６を挿入する。 - 特許庁 - The adder-subtracter circuit 320 adds the offset Vos1 to the digital image signal Vi according to the polarity shown by the polarity designating signal INV and outputs a digital image signal Vs1.
加減算回路３２０はディジタル画像信号Ｖｉにオフセット分Ｖｏｓ１を極性指定信号ＩＮＶが示す極性に応じて付加し、ディジタル画像信号Ｖｓ１を出力する。 - 特許庁 - An accumulator composed of an adder 208 and a register 209 accumulates output data of a mute control part 207 and outputs the accumulation result as a current value Cnew of the coefficient.
加算器２０８およびレジスタ２０９からなる累算器は、ミュートコントロール部２０７の出力データの累算を行い、累算結果を係数の現在値Ｃｎｅｗとして出力する。 - 特許庁 - The correlation values inputted to the absolute value transforming circuits 103-1 to 103-16 are converted into absolute values, added by an adder 104 and outputted to a power calculation circuit 108.
この絶対値変換回路１０３−１〜１０３−１６に入力された相関値は、絶対値に変換され、加算器１０４で加算され、電力計算回路１０８に出力される。 - 特許庁 - The relative speed signal is passed through an LPF 6 and an absolute value generation part 7 and an adder 9 subtracts the output of a unit delay unit 8 to obtain the difference value of the absolute value of the relative speed signal.
相対速度信号は、ＬＰＦ６、絶対値化部７を経て、加算器９において、単位遅延器８の出力を減算されて、相対速度信号の絶対値の差分値が得られる。 - 特許庁 - An adder 26 adds the red and blue components-R, -B which have been reversed in reversing amplifiers 24, 25 to the luminance component Y to generate a green component G having the second resolution.
加算器２６は、反転アンプ２４、２５により反転された赤及び青成分−Ｒ、−Ｂと輝度成分Ｙとを加算して、前記第２の解像度を有する緑成分Ｇを生成する。 - 特許庁 - To realize a circuit size reduction and a high-speed operation by subtracting 1/N of a minimum metric outputted from a likelihood determination section to perform normalization at the adder of a viterbi decoder.
ビタビ復号器の加算部において、最尤判定部で出力される最小のメトリックの１／Ｎを減算することで正規化を行い、回路規模の縮小と高速動作を実現する。 - 特許庁 - A weight coefficient α is multiplied by the output of an adder 50 and outputted as a corrected interference residual estimated signal e'n,m about ICU14c-n-m (n≥2).
ＩＣＵ１４ｃ−ｎ−ｍ（ｎ≧２）において、加算器５０の出力に対して重み係数αを乗算し、それを修正済み干渉残差推定信号ｅ’_n,mとして出力する。 - 特許庁 - Based upon the various set values and digital value VghDC, a DC level of the common electrode driving voltage is determined by a difference calculator 45, a multiplier 46, and an adder 42.
そして、各種設定値とデジタル値ＶｇｈＤＣに基づいて、差分計算部４５と乗算部４６と加算部４２とによって共通電極駆動電圧の直流レベルが決定される。 - 特許庁 - This incremented high-order part IHOP is generated by the adder 44 during the processing cycle, which is not used for the other, generated by the multiplier 20 to be operated over a lot of cycles.
このインクリメント高位部ＩＨＯＰは、多サイクルに亘って動作する乗算器２０のために生ずる他に使用されない処理サイクル中に、加算器４４により生成される。 - 特許庁 - This frequency divider circuit with a test circuit is roughly configured with a decoder circuit section, an adder circuit section, a selector section and a flip-flop (hereinafter called an αF/F').
本実施の形態に係るテスト回路付き分周回路は図１に示すように、デコーダ回路部と加算回路部とセレクタ部とフリップフロップ（以下Ｆ／Ｆと称す）とで概略構成される。 - 特許庁 - The FIR filter processing unit 12 generates a pseudo echo signal in the floating point form and the adder 14 subtracts the pseudo echo signal from a collected sound signal to generate a first correction signal.
ＦＩＲフィルタ処理部１２は浮動小数点形式の擬似エコー信号を生成し、加算器１４は上記擬似エコー信号を収音信号から差し引き第１補正信号を生成する。 - 特許庁 - The extracted frequency fluctuation components are subjected to phase shifting into an antiphase by a phase shifter 8, subsequently inputted to a voltage adder 9 and added to an output signal of a lowpass filter 5.
抽出された周波数変動成分は、移相器８で逆位相に移相された後、電圧加算器９に入力されてローパスフィルタ５の出力信号に加算される。 - 特許庁 - An adder 13 adds the measurement results of the latest counting section that are transferred from the measurement circuits 6, 7 to the measurement results of the previous counting section, which are read from the RAM 10.
加算器１３により、ＲＡＭ１０から読み出された、前回のカウント区間での計測結果に、計測回路６，７から転送されてきた今回のカウント区間での計測結果を加算する。 - 特許庁 - The adder section 21 adds the offset value calculated by the CPU 20 to a reception electric field report value at the adjustment stored in a ROM 19 and outputs the result as a reception electric field report value 9.
加算部２１はＲＯＭ１９に格納された調整時の受信電界報告値にＣＰＵ２０で計算されたオフセット値を加算し、受信電界報告値９として出力する。 - 特許庁 - A filter part 1 is composed of a two-dimensional (2D) high-pass filter (HPF) 11, a 2D low-pass filter (LPF) 12, a temporal LPF 13, which is time response LPF, and an adder part 14.
フィルタ部１は、２次元高域通過フィルタ１１と、２次元低域通過フィルタ１２と、時間応答低域通過フィルタであるテンポラルＬＰＦ１３と、加算部１４とから構成されている。 - 特許庁 - An adder 4 adds the outputs of two receivers 11, 13 located at both ends of a three-channel array of receivers 11, 12, 13 for picking up a directivity formed by the two receivers 11, 13.
加算器４は３チャンネルの受波器１１，１２，１３のうちの両端の２つの受波器１１，１３の出力を加算して両端の２つの受波器が作り出す指向性を取り出す。 - 特許庁 - An adder 203 is designed to add an offset value inputted from an offset unit 202 to the average value of transmission power inputted from an average processing unit 201, and to set an upper limit threshold.
加算器２０３は、平均処理部２０１から入力した送信電力の平均値に、オフセット部２０２から入力したオフセット値を加算して上限しきい値を設定する。 - 特許庁 - A comparator 18-9 compares the result of addition of the adder 18-5 with a count of a dot counter 18-8 and generates an interlace pattern sequentially according to the result of the comparison.
比較部１８−９は足し算部１８−５の加算結果とドットカウンタ１８−８の計数値とを比較し、この比較結果に応じて実際の間引きパターンを順次生成する。 - 特許庁 - The headers made to include the number-of-copying-times management information DRM- PCM and DRM-RCN from the input terminal 2 are supplied to an adder 10 in a header forming circuit 3.
ヘッダ作成回路３では、入力端子２からのコピー回数管理情報ＤＲＭ−ＰＣＮ、ＤＲＭ−ＲＣＮを含んで作られたヘッダが加算器１０へ供給される。 - 特許庁 - The speakers 108L emit the sound into a vehicle interior according to the sound effect signal generated by the sound effect generator 101L or the summation signal produced by the adder 104L.
複数のスピーカ１０８Ｌは、効果音生成器１０１Ｌで生成された効果音信号または加算器１０４Ｌで生成された加算信号に従って音響を車室内に放射する。 - 特許庁 - The LPF 10 connects the multiplier 14 and a delay element 18, and the output of the multiplier 14 and the output of a multiplier 12 are added together by an adder 16.
ＬＰＦ１０は、遅延素子１８に乗算器１４を接続し、この乗算器１４の出力と乗算器１２の出力とが加算器１６で加算される構成となっている。 - 特許庁 - Finally, the output signal Ct1 from a controller 1 for motor group and the output Badd of the bias storage part 5 are added by an adder 4, then the resulting sum Vm is outputted to the motor 7.
最後に、モータ系コントローラ１からの出力信号Ｃｔｌと、バイアス記憶部５の出力Ｂａｄｄとを、加算器４で加算し、この加算結果Ｖｍを、モー夕７に出力する。 - 特許庁 - A multiplier 14 multiplies current sampling data with sampling data of one preceding data unit, and an adder 16 integrates the products calculated by each sampling by tracing back one preceding data unit in the past.
現サンプリングデータと１データユニット前のサンプリングデータとの積を乗算器１４で求め、サンプリング毎に算出された乗算値を１データユニット分過去に遡って加算器１６で積算する。 - 特許庁 - An adder 70 subtracts the frequency spectrum FE"n of the echo and the frequency spectrum of the normal noise NE"n from the frequency spectrum of the first corrected sound signal NE'n.
加算器７０は、第１補正音声信号ＮＥ’ｎの周波数スペクトルから残響エコーの周波数スペクトルＦＥ”ｎおよび定常ノイズＮＥ”ｎの周波数スペクトルを差分する。 - 特許庁 - An adder 22, 23 adds pixel-of-interest data, error distributed at a position of the pixel of interest, a random number RND and an adjustment value and supplies the addition result Pxy to a selector 37.
加算器２２、２３は、着目画素データとその着目画素の位置に分配された誤差、乱数ＲＮＤ、及び、調整値を加算し、その加算結果Ｐｘｙをセレクタ３７に供給する。 - 特許庁 - An adder 22 adds a difference between the count of the register 13 and the count of the register 17 to an output of the multiplier 21 and the result of summation is used for a control variable of a PLL to control the VCXO 25.
加算器２２は、レジスタ１３の値とレジスタ１７の値との差分値を乗算器２１の出力に加算し、これをＰＬＬの制御量とし、ＶＣＸＯ２５を制御する。 - 特許庁
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