「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 22 23 24 25 26 27 28 29 30 .... 48 49 次へ＞- When an adder circuit 4 adds the turn sound analog signal to the alarm sound pulse signals and outputs the result to the speaker, the speaker outputs a turn sound and alarm sound at the same time.
加算回路４が、上記ターン音用アナログ信号とアラーム音用パルス信号とを加算して、スピーカに出力すると、スピーカがターン音とアラーム音とを同時に出力する。 - 特許庁 - The voltage adder circuit 50 includes two operational amplifiers OP1, OP2 and resistors ra, rb inserted between the output terminals OUT of the operational amplifiers OP1, OP2.
電圧加算回路５０は、２つのオペアンプＯＰ１およびＯＰ２と、オペアンプＯＰ１およびＯＰ２の出力端ＯＵＴ間に介挿された抵抗ｒａおよびｒｂとを有する。 - 特許庁 - An orthogonal modulator 30 of an RFIC 10 (a communication apparatus) includes first and second mixers 34 and 35, an adder 36, and first and second switches SW1 and SW2.
ＲＦＩＣ１０（通信装置）の直交変調部３０は、第１および第２の混合器３４，３５と、加算器３６と、第１および第２のスイッチＳＷ１，ＳＷ２とを含む。 - 特許庁 - To provide a frequency conversion circuit for an IQ signal that eliminates a spurious signal by increasing synchronization accuracy using a multiplier, an adder, and a DDS.
本発明の課題は、乗算器、加算器とＤＤＳを用いて、同調精度を高めてスプリアスを除去するデジタルＩＱ信号の周波数変換回路を提供することにある。 - 特許庁 - A coupling loop interference canceler is provided with a cancel signal generating part 10 for generating a cancel signal from OFDM signals, and an adder 8 for adding the cancel signal to a reception signal.
回り込みキャンセラは、ＯＦＤＭ信号からキャンセル信号を生成するキャンセル信号生成部１０と、受信信号にキャンセル信号を加算する加算器８とを備える。 - 特許庁 - In an imaging apparatus, a composite low-frequency cutoff filter 104 includes a first low-frequency cutoff filter 104, a second low-frequency cutoff filter 104b, and an adder-subtractor 120.
撮像装置において、複合低域遮断フィルタ１０４は、第一の低域遮断フィルタ１０４ａと、第二の低域遮断フィルタ１０４ｂと、加減算器１２０とを備える。 - 特許庁 - The adder 12 restores the output edge signal of the head 1 by adding the restored direct current component and the output signal of the analog/digital converter 7.
加算器１２は、復元された直流成分とアナログ／ディジタル変換器７の出力信号とを加算処理することにより、ヘッド１の出力端信号を復元する。 - 特許庁 - An adder 22 adds together the output signal from the hole sensor 14 and an offset voltage held in a PID arithmetic circuit filter arithmetic circuit 25 through a DAC 26.
加算器２２では、ホールセンサ１４からの出力信号と、ＤＡＣ２６を介してＰＩＤ演算回路・フィルタ演算回路２５に保持されているオフセット電圧とが加算される。 - 特許庁 - The eight measurement data are added up by four elements each on the cathode and anode sides by an adder 36 after they are amplified and digitized by an amplifier 11 and A/D converter 12.
8個の計測データは増幅器11、Ａ／Ｄ変換器12にて増幅、デジタル化された後、加算器36にて計測データを陰極側及び陽極側の素子4個分ずつ加算する。 - 特許庁 - Also, an adder 4 adds the reception signal set to the reverse-phase from the filter 9 to the transmission data from the line 2 and suppresses an induction noise component.
また、加算器４が伝送路２からの伝送データに適応型フィルタ９からの逆位相に設定した受信信号を加算して誘導雑音成分を抑圧する。 - 特許庁 - The I signal and the Q signal input from an input terminal T1 and an input terminal T2, respectively, are added by an adder 21 and are attenuated to 1/X times by an attenuator 22.
入力端子Ｔ１と入力端子Ｔ２からそれぞれ入力されたＩ信号とＱ信号は、加算器２１で加算され、アッテネータ２２で１／Ｘ倍に減衰される。 - 特許庁 - In an adder, after the compound basic depth model and the R signal of the non-solid image are compounded, scaling is performed again and a final depth signal is formed.
加算器において、合成した基本奥行きモデルと非立体画像のＲ信号とを重畳した後、再びスケーリングして最終的な奥行き信号を生成する。 - 特許庁 - The adder 134 adds the difference data DF read from the storage table to the pixel data to obtain the pixel data y at the interested position on the image signal Vb.
加算部１３４は、この画素データｘに、蓄積テーブルより読み出される差分データＤＦを加算し、画像信号Ｖｂにおける注目位置の画素データｙを得る。 - 特許庁 - An adder AD adds a multiplied result of the multiplier MU0 and a multiplied result of the multiplier MU1 at every corresponding position respectively to be output as output image data.
加算器ＡＤは、乗算器ＭＵ０の乗算結果と乗算器ＭＵ１の乗算結果とを、それぞれ対応する位置毎に加算し、出力画像データとして出力する。 - 特許庁 - An interpolation filter 35 converts it into a signal S35 of the same sampling rate as that of the original digital audio signal SD and delivers that signal S35 to an adder circuit 36.
インターポーレーションフィルタ３５は、もとのデジタルオーディオ信号ＳＤと等しいサンプリングレートの信号Ｓ３５に変換し、この信号Ｓ３５を加算回路３６に供給する。 - 特許庁 - An LUT51 is a circuit for reading data from a memory table corresponding to the average density and outputting it, and its result is subtracted from an edge quantity by an adder circuit 52.
ＬＵＴ５１は、平均濃度に応じてメモリテーブルからデータを読み出して出力する回路で、その結果は、加算回路５２によりエッジ量から減算される。 - 特許庁 - An adder AD adds a multiplication result of the multiplier MU0 and a multiplication result of the multiplier MU1 in each the corresponding position, and outputs it as output image data.
加算器ＡＤは、乗算器ＭＵ０の乗算結果と乗算器ＭＵ１の乗算結果とを、対応する位置毎に加算し、出力画像データとして出力する。 - 特許庁 - The adder 15 inserts detection output of the allocation region display information detector 12 to the compression coding output, as a coding region display information.
加算器１５は、圧縮符号化出力に対して割当て領域表示情報検出器１２の検出出力を符号化領域表示情報として挿入する。 - 特許庁 - An adder 64 synthesizes signals S_I2, S_Q2 output from the I channel and the Q channel to cancel an image signal, and extracts a signal of an object reception station.
加算器６４はＩチャネル、Ｑチャネルそれぞれから出力される信号Ｓ_Ｉ２，Ｓ_Ｑ２を合成してイメージ信号を相殺し、目的受信局の信号を取り出す。 - 特許庁 - A first analog signal from a first calibration frequency generator 210 and a second analog signal from a second calibration frequency generator 212 are added by an analog adder 214.
第１校正周波数発生器２１０からの第１アナログ信号と第２校正周波数発生器２１２からの第２アナログ信号とをアナログ加算器２１４により加算する。 - 特許庁 - To provide a CMOS adder corresponding to sign digit numbers whose manufacturing can be realized by an inexpensive and normal CMOS process, and whose low power consumption can be realized.
廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を実現可能としたサインデジット数に対応するＣＭＯＳ加算器を提供すること。 - 特許庁 - Four sets of the base band digital complex signals are given to a weight factor arithmetic unit 70, wherein the base band digital complex signals are subjected to complex correlation arithmetic operations with an output of an adder 80.
４組のベースバンド帯域のデジタル複素信号は、重み係数演算器７０に入力され、各々加算器８０の出力との複素相関演算が行われる。 - 特許庁 - Then a motion compensation unit 110 performs a motion compensation by using the decoded P picture and the motion vector component, and an image adder 106 generates decoded image data.
そして、復号されたＰピクチャと動きベクトル成分とを用いて動き補償器１１０で動き補償を行い、画像加算器１０６で復号画像データを生成する。 - 特許庁 - Next, in multiplication circuits 58A and 58B and an adder circuit 60, the OSD data and the main image data are added according to the superposition coefficient and the display data is created.
次に、乗算回路５８Ａ及び５８Ｂ及び加算回路６０において、ＯＳＤデータと主画像データが重ね合わせ係数に応じて加算され、表示データが生成される。 - 特許庁 - Since an offset value is inputted from an offset buffer 3 to the adder 4, a value inputted to the adding buffer 10 becomes a value adding the offset value to the parameter value.
加算器４にはオフセットバッファ３からオフセット値が入力されているため、加算バッファ１０に入力される値はパラメータ値にオフセット値が加算された値となる。 - 特許庁 - In an adder 40, the texture component T2 is added to the structure component S2 to produce a luminance signal YOUT in which expansion of an amplitude is suppressed relatively to the luminance signal YIN.
加算器４０にてテクスチャー成分Ｔ２がストラクチャー成分Ｓ２に加算され、輝度信号Ｙ_INに対し振幅の拡大が抑えられた輝度信号Ｙ_OUT が生成される。 - 特許庁 - Also, a normal read pointer RP2 reads out the input signals inputted to the delay line 23 in the same order as the input order, and delay-outputs it to an adder 22.
また、ノーマルリードポインタＲＰ２は、ディレイライン２３に入力された入力信号をその入力順序と同順に読み出して、乗算器２２に遅延出力する。 - 特許庁 - An adder 9 subtracts a resultant harmonic composite signal (estimated value of the harmonic component) from the output signal of the band pass filter 3 via a phase shifter 21.
合成後の高調波合成信号（高調波成分の推定値）は、移相器２１を介して加算器９で、送信バンドパスフィルタ３の出力信号から差し引かれる。 - 特許庁 - An adder 5 adds the signal on the level proportional to the DC offset to an input signal INO to make an input signal IN to an Lch pulse width modulator/amplifier part 1.
加算器５は、このＤＣオフセットに比例したレベルの信号と入力信号ＩＮ０を加算して、Ｌｃｈパルス幅変調増幅部１への入力信号ＩＮとする。 - 特許庁 - In an i-th antenna system #i, a signal output from a phase synchronizing circuit 2-i is input to an equalizer circuit composed of an adder 5-i and an adaptive filter 6-i.
ｉ番目のアンテナ系＃ｉにおいて、位相同期回路２−ｉを出た信号は加算器５−ｉと適応フィルタ６−ｉとからなる等化回路に入力される。 - 特許庁 - The variable length code index search device of this invention is provided with an FIFO circuit 1, a 1st shifter 2, a 2nd shifter 3, a first register circuit 4, a code length table 5, an adder 6 and a second register circuit 7.
本発明は、FIFO回路１と、第１シフタ２と、第２シフタ３と、第１レジスタ回路４と、符号長テーブル５と、加算器６と、第２レジスタ回路７とを備えている。 - 特許庁 - A signal output 15 for a rear right channel speaker is similarly processed by an LPF2, an HPF2, and amplifiers with coefficients K2, K4 and an adder 29 sums the signals.
後方右チャンネルスピーカのための信号出力１５も同様にＬＰＦ２、ＨＰＦ２、それぞれ係数Ｋ２，Ｋ４を持った増幅器で処理して加算器２９で加算する。 - 特許庁 - An adder 23 adds this correction value to a semitone unit pitch corresponding to 'the pitch of the harmonized sound', thereby outputs the pitch value of the corrected harmony sound.
この補正量を、加算器２３において、「ハーモニー音の音高」に対応する半音単位のピッチに加算することにより、補正されたハーモニー音のピッチの値が出力される。 - 特許庁 - A filter 102 performs filtering processing on a differential signal between the input signal u and the output signal v, and a first adder 103 adds output signals of the filter.
入力信号ｕと出力信号ｖとの差信号はフィルタ１０２によってフィルタ処理され、第一の加算器１０３はフィルタの出力信号を加算する。 - 特許庁 - A phase shifter 12 and an adder 16 compensate the frequency offset while performing weighted synthesis of signals received by each of a plurality of antennas 10 with a weight vector.
移相器１２、加算部１６は、複数のアンテナ１０のそれぞれにおいて受信した信号をウエイトベクトルによって重みづけ合成しながら、周波数オフセットを補償する。 - 特許庁 - A subtractor 6a subtracts in advance channel data summed at a succeeding time slot on the basis of the result of calculation by the adder 3 to obtain sum data by one frame at all times.
減算器６ａは加算器３の計算結果から次のタイムスロットで加算されるチャネルデータを予め減算し、常に１フレーム分の加算データが得られるようにする。 - 特許庁 - An amplifier 111 and an adder 113 increase the gain of an amplifier 114 and increase the cutoff frequency of the low-pass filter 110 as the input signal has a higher level.
増幅器１１１，加算器１１３は入力信号のレベルが高くなるほど増幅器１１４のゲインを増加させ、ローパスフィルタ１１０のカットオフ周波数を高くする。 - 特許庁 - The signals subsequent to the compressing processing are combined with the channel-processing signals PCD_j in an adder 230, after minor corrections are made in a sound-correcting part 222_j.
コンプレス処理が施された信号は、音響補正部２２２_jにおいて微小補正がなされた後に、加算器２３０においてチャンネル処理信号ＰＣＤ_jと合成される。 - 特許庁 - A reception circuit 2 converts a signal received by each antenna (branch) 1 into a base band signal and a complex multiplier section 100 and a complex adder section 15 synthesizes the base band signals.
各アンテナ（ブランチ）１で受信された信号は受信回路２によりベースバンド信号へ変換され、複素乗算部１００および複素加算部１５により合成される。 - 特許庁 - The power amplifier 106 applies amplification processing to the input signal subjected to the pre-distortion via the multiplier 103 and the adder 119 to provide an output of the result.
電力増幅器１０６は、乗算器１０３および加算器１１９を介して予歪みを与えられた入力信号に対し増幅処理を施し出力する。 - 特許庁 - The hardware comprises a systolic module, a tree- like adder, at least one tree-like comparator, a control means, and at least one storage medium.
ハードウェアは、シストリック・モジュールと、ツリー加算器と、少なくとも１つ以上のツリーコンパレータと、制御手段と、少なくとも１つ以上の記憶媒体とによって構成される。 - 特許庁 - According to the magnitude of a signal corresponding to the amount of reflected light from the image-forming position, either the subtracter 12 or 15 or the adder 13 or 16 is selected.
前記結像位置からの反射光量に応じた信号の大きさに基づいて前記減算器１２又は１５、加算器１３又は１６のいずれかを選択する。 - 特許庁 - Number of pixel data is delivered from the number of pixel count LUT 11 to an adder 12 where the inputted number of pixels is added to the count of a count register 13 thus updating the count of the count register 13.
画素数カウントＬＵＴ１１で出力の画素数データを加算器１２に送り、入力画素数とカウントレジスタ１３の値を加算、カウントレジスタ１３の値を更新する。 - 特許庁 - The adder adds the output of a sawtooth wave generating circuit 72 to the value detected by a current sensor, and outputs the signal to the nonreversed input terminal of a comparator 90 for inhibition processing.
加算器では、電流センサの検出値に、鋸波生成回路７２の出力を加算して、禁止処理用コンパレータ９０の非反転入力端子に出力する。 - 特許庁 - This converter is equipped with a digital filter 11, an attenuator 12, limiters 13 and 14, an adder 15, a counter 16, a ΔΣ modulator 17, and a waveform-shaping circuit 18.
デジタルフィルタ１１、減衰器１２、リミッタ１３および１４、加算器１５、カウンタ１６、ΔΣ変調器１７、波形整形回路１８を具備して構成されている。 - 特許庁 - An adder part 4 generates the memory access address of a request for every vector element by adding a leading element address sent from a vector arithmetic part 1 and a distance between elements.
アダー部４は、ベクトル演算部１から送られてくる先頭要素アドレスと要素間距離との加算によってベクトル要素毎のリクエストのメモリアクセスアドレスを生成する。 - 特許庁 - The output of the adder 3 is outputted to a subtractor 5, and the subtractor 5 subtracts the output of the FiFo memory 2 switched in a switching device 4 from the output after addition.
加算器３の出力は減算器５に出力され、減算器５は、加算後の出力から切り換え器４で切り換えられたＦｉＦｏメモリ２の出力を減算する。 - 特許庁 - The game machine comprises a sound signal output device 201, a plurality of signal buses 202, a switch 203, a plurality of attenuators 204, an adder 205, and a speaker 29.
遊技機は、音信号出力装置２０１と複数の信号バス２０２と切替スイッチ２０３と複数の減衰器２０４と加算器２０５とスピーカー２９とを有している。 - 特許庁 - The amplitude adjustment part 57 calculates the gain G on the basis of integration of differences between averages of sample values in 0 and π and time integral average values in 0-π of the adder 53 outputs.
振幅調整部５７は加算器５３出力の0, πにおけるサンプル値平均と0〜πにおける時間積分平均値との差の積算に基づいてゲインＧを演算する。 - 特許庁 - On the other hand, a differential coding section 10e or the like of an even number system processes transmission data TD of even numbered time slots and the common adder section 71 outputs the processed data.
一方、偶数番目のタイムスロットの送信データＴＤは、偶数系統の差動符号化部１０ｅ等で処理されて、共通の加算部７１から出力される。 - 特許庁
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