「adder」を含む例文一覧(2405)
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重み付けされた周波数領域信号は、等化回路３１−１および３１−２により等化された後、加算回路１３により加算合成される。 - 特許庁 - An adder section 104 sums signals subjected to the spread processing from the spread sections 103-1-103-n to generate a DS-CDMA information signal.
加算部１０４は、拡散部１０３−１〜１０３−ｎからの拡散処理後の信号を加算することにより、ＤＳ−ＣＤＭＡ情報信号を生成する。 - 特許庁 - Its output is added by an adder part 44, becomes an SSB modulated wave, is converted into an analog signal by a D/A converter 28 and outputted.
その出力は加算部４４で加算され、ＳＳＢ変調波となるが、Ｄ／Ａ変換器２８によりアナログ信号に変換されて出力される。 - 特許庁 - A high-order part HOP of B' not to be overlapped with the product (A*C) is connected after the output of an adder 44 for adding the product (A*C) with the overlap part of B'.
積（Ａ*Ｃ）とオーバラップしないＢ'の高位部ＨＯＰは、積（Ａ*Ｃ）をＢ'のオーバラップ部と加算する加算器４４の出力の後に連結される。 - 特許庁 - A second control means 12 obtains, with an adder 14, the current position of the internal actuator 56 from displacement X1 and the current position Y of the external actuator 60.
第２制御部１２は加算部１４で変位量Ｘ_1 と外部アクチュエータ６０の現在位置Ｙとから内部アクチュエータ５６の現在位置Ｚを求める。 - 特許庁 - The adder 3 forms a video signal being processed in a low frequency band emphasis by adding the low frequency band components from the VCA 2 to the original video signal.
加算器３は、元の映像信号と、ＶＣＡ２からの低域成分を加算処理することで低域強調処理した映像信号を形成する。 - 特許庁 - A space filter 104 is applied to this difference, and the output of the space filter 104 and the output from the function G1 are added by an adder 106.
この差分に空間フィルタ１０４が適用され、加算器１０６で、空間フィルタ１０４の出力と関数Ｇ１からの出力とが加算される。 - 特許庁 - The output values of the base noise clip circuits 7, 8 and 9 and the output value of the low pass filter 3 are added by an adder 10 and outputted as the value of the target pixel.
加算器１０は、ベースノイズクリップ回路７，８，９の出力値と、ローパスフィルタ３の出力値を加算し、注目画素の値として出力する。 - 特許庁 - The compensation element is provided at an output end 31 through a low pass filter 26, a multiplier 27, an adder 28, a multiplier 29, and a sample hold circuit 30.
この補償要素は、ローパスフィルタ２６、乗算器２７、加算器２８、乗算器２９及びサンプルホールド回路３０を介して出力端３１に得られる。 - 特許庁 - The circuit is configured with a small-sized digital IC, including an integrator such as a counter, a latch circuit, an adder/ subtractor, a digital/analog converter or the like to attain a small-sized simple configuration.
この回路をカウンタ等の積分器、ラッチ回路、加減算器、Ｄ−Ａ変換器等の小形ディジタルＩＣで構成すれば、小形で簡易に構成できる。 - 特許庁 - Furthermore, an adder 23 sums the value H-(l,kp,l) and the output of the bit shift circuit 22, a bit shift circuit 25 shifts the obtained sum by one bit to obtain a value H-(l+1,kp,l+1).
また、Ｈ~(ｌ,ｋ_p,l)とビットシフト回路２２の出力を加算器２３で加算し、ビットシフト回路２５でビットシフトしてＨ~(ｌ＋１,ｋ_p,l+1)を得る。 - 特許庁 - As a result, the number of conductors of a cable 200 becomes four, the number of switching circuits of a transmission/reception-switching part 300 becomes four, and an adder has a single addition of four signals.
これに伴いケーブル２００の芯線数は４、送受切換部３００の切換回路数も４となり、加算器は４信号加算１個のみとなる。 - 特許庁 - Further, the values calculated by the adder 5, the multipliers 8, 15 are added together by adders 17, 18 and a calculated value d' of pseudo distance is supplied to a terminal 19.
そして加算器５、乗算器８、１５で求められた値が加算器１７、１８で加算され、算出された疑似距離の値ｄ′が端子１９に取り出される。 - 特許庁 - A correction calculating unit 20 calculates a correction value 114 based on the cycle error 112, an adder 22 adds a numeric value '375' to the correction value 114, to obtain an added value 116.
補正計算部20では周期誤差112 に基づいて補正値114 を計算し、加算器22では補正値114 と数値“375 ”を加算して加算値116 を出力する。 - 特許庁 - SYSTEM-ON-CHIP INCLUDING TIME DIFFERENCE ADDER, SYSTEM-ON-CHIP INCLUDING TIME DIFFERENCE ACCUMULATOR, SIGMA-DELTA TIME DIGITAL CONVERTER, DIGITAL PHASE-LOCKED LOOP, TEMPERATURE SENSOR, AND SYSTEM-ON-CHIP
時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ - 特許庁 - An adder 15 adds the outside-tone fine-adjustment value to the inside-tone fine-adjustment value stored in the register 13, in order to supply the fine-adjustment values to a head density controller 16.
加算器１５がその外部トーン微調値と内部トーンレジスタに記憶している内部トーン微調値を加算してヘッド濃度コントローラ１６に供給する。 - 特許庁 - The digital camera is provided with a gain control section 2 and an integrator 4 connected to a frame memory 3 and having an RGB component register 41, an adder 42, a frequency counter 43, and a frequency register 44.
利得制御部２、フレームメモリ３に接続された積分器４は、ＲＧＢ成分レジスタ４１、加算器４２、度数カウンタ４３、度数レジスタ４４を備える。 - 特許庁 - An adder 10 adds the output signal (d) of the amplifier 6, the output signal (e) of the one-clock delay unit 7, and the output signal (f) of the amplifier 9 together.
加算器１０は、増幅器６の出力信号ｄと１クロック遅延器７の出力信号ｅと増幅器９の出力信号ｆを加算する。 - 特許庁 - An adder 103 obtains a predicted error concerning an aimed block in the aimed frame which is subjected to the first filtering process, and a filtering 108 performs a second filtering process.
加算器１０３は、第１のフィルタ処理された着目フレーム中の着目ブロックについて予測誤差を求め、フィルタ１０８は、第２のフィルタ処理を行う。 - 特許庁 - In an adder 11, a signal where a low frequency component from a high-pass filter 5 is removed is added to an original position command Pref to output as a signal Bref.
加算器１１では、元の位置指令Ｐrefに、ハイパスフィルタ５からの低周波成分を除去した信号を加算して信号Ｂrefとして出力する。 - 特許庁 - An adder 14' sums an input from each multiplier 13' to the value of a counter 15 that counts number of times of occurrence of 'negative' reference signals and provides a filter output.
加算器１４′は、各乗算器１３′からの入力と参照信号の「負」の回数をカウントするカウンタ１５からの値とを加算してフィルタ出力とする。 - 特許庁 - The resonance sound signal and a normal sound, i.e. the music signal of a direct sound of the pushing key and the resonance sound signal are added by an adder 24 to be input to a sound system.
共鳴音信号と通常音つまり押鍵の直接音の楽音信号と共鳴音信号を加算器２４で加算してサウンドシステムに入力する。 - 特許庁 - The upper and lower limiter 63 limits the instruction current value I_γ^* acquired by the adder 62 to a value between a lower limit ξ_min (ξ_min≥0) and a upper limit ξ_max (ξ_max>ξ_min).
上下限リミッタ６３は、加算器６２によって得られた指示電流値Ｉ_γ^＊を、下限値ξ_min（ξ_min≧０）と上限値ξ_max（ξ_max＞ξ_min）との間の値に制限する。 - 特許庁 - Furthermore, an adder 25 sums each high frequency sub-band signal of the filter bank 24L and a high frequency sub-band signal corresponding to the filter bank 24R.
また、加算器２５は、フィルタバンク２４Ｌの各高周波側サブバンド信号とフィルタバンク２４Ｒの対応する高周波側サブバンド信号とを加算する。 - 特許庁 - A three-phase current output from the PCS control unit is added up with a load current I_L in an adder 51, and is input into a current-torque converter 52.
ＰＣＳ制御部から出力された三相電流は、負荷電流Ｉ_Lと加算器５１で加算されて、電流−トルク変換部５２に入力される。 - 特許庁 - An offset correction circuit 10 is composed with third order low-pass filters 13, 14 and an adder circuit 15, and its output signal is input to an amplitude limiting circuit 20.
３次ローパスフィルタ１３，１４と加算回路１５でオフセット補正回路１０を構成し、その出力信号を振幅制限回路２０に入力させる。 - 特許庁 - An adder 60 generates a first corrected sound signal NE't by differentiating a pseudo echo signal FE't from a collected sound signal NEt.
加算器６０は収音音声信号ＮＥｔから擬似反響音信号ＦＥ’ｔを差分することで第１補正音声信号ＮＥ’ｔを生成する。 - 特許庁 - Then, the third adder 27 adds the signal outputted by the first microphone 11 and a signal outputted by the noise band extracting part 24.
次に、第３の加算器２７が第１のマイク１１によって出力された信号とノイズ帯域抽出部２４によって出力された信号とを加算する。 - 特許庁 - A mosquito noise filter module 200 performs smoothing processing for reducing mosquito noise on image data for every macro block outputted from an adder 175.
モスキートノイズフィルタモジュール２００は、加算器１７５から出力されるマクロブロック毎の画像データに対して、モスキートノイズを低減するための平滑化処理を行う。 - 特許庁 - A multiplier 404 calculates torque Tm*_3 of after torque boost prohibition determination by Tm*_2×K_bst, an adder 405 calculates torque command value Tm*' after response improvement compensation by Tm*+Tm*_3.
乗算器404は、Tm*_2×K_bstによりトルクブースト禁止判定後トルクTm*_3を算出し、加算器405は、Tm*＋Tm*_3により、レスポンス向上補償後・トルク指令値Tm*'を算出する。 - 特許庁 - In an adder 10, the synthesized basic depth models are superposed on an R signal 9 of the non-stereoscopic images to generate depth estimation data 11.
加算器１０において、合成した基本奥行きモデルと非立体画像のＲ信号９とを重畳して奥行き推定データ１１を生成する。 - 特許庁 - Next, a first adder 23 subtracts the signal outputted by the first attenuator 21 from the signal outputted by the second attenuator 22.
次に、第１の加算器２３が、第２の減衰器２１によって出力された信号から第１の減衰器２１によって出力された信号を減算する。 - 特許庁 - An inverted value of the integrated value is added to the original phases in the adder 60, and the added value is supplied to a differential circuit for calculating a frequency shift.
積分値の反転したものが加算器６０において元位相に加算され、加算値が周波数偏移算出の微分回路へ供給される。 - 特許庁 - The 1st antenna system 11 has a time multiplexer 12, an inerter 14, switches 16, 26, amplifiers 18, 20, a mixer 22 and an adder 24.
第１アンテナシステム１１は、時間マルチプレクサ１２、インバータ１４、スイッチ１６および２６、増幅器１８および２０、ミキサ２２ならびに加算器２４を有する。 - 特許庁 - A spread code generator 106 generates a spread code corresponding to the other received spread modulated signal and outputs the code to the adder 107.
拡散コード発生器１０６は、受信されたもう一方の拡散変調信号に対応する拡散コードを発生し、加算器１０７へ出力する。 - 特許庁 - Moreover, each phase shifter 200 delays a phase of an oscillation signal by a predetermined phase amount, and an adder 40 adds pitch shift signals by all the pitch shifters.
また、各位相シフタ２００が、発振信号を所定位相量づつ位相遅延させていき、加算器４０が総てのピッチシフタによるピッチシフト信号を加算する。 - 特許庁 - A level shifter sets an initial and last value of each interval upon horizontal scanning start and an adder adds the output of the multiplier and the output of the level shifter.
レベルシフタは水平走査開始時に初期値と各区間最終値とを設定し、加算器は掛け算器出力とレベルシフタ出力とを加算する。 - 特許庁 - A digital accumulator 10 contains a first adder stage 15 where an input addend is added to the least significant value of the output of the accumulator at a previous clock cycle.
デジタルアキュムレータ（１０）は入力加数が前のクロック周期におけるアキュムレータの出力の最下位部の値に加えられる第１の加算器段（１５）を含む。 - 特許庁 - An adder 13 adds these multiplied signals to output a shifter output signal of which the phase changes gradually in relation to the shifter input signal.
加算器１３は、これら乗算済み信号を加算することで、シフタ入力信号に対して徐々に位相が変化するシフタ出力信号を出力する。 - 特許庁 - Then an AFT voltage VAFT1 which is corrected by adding the correction voltages ΔE and Δe corresponding to the deviation to the AFT voltage VAFT by means of an adder 8 is supplied to the tuner 3.
そのずれ量に応じた補正電圧△Ｅ，△ｅを出力して加算器８で加算補正したＡＦＴ電圧ＶAFT1をチューナ３に供給する。 - 特許庁 - A rounding processor 103 rounds up the decimal places of the video signals outputted from the adder 102 and outputs them as the output video signals 106.
丸め処理器１０３は、加算器１０２から出力された映像信号の小数点以下を切り上げて、出力映像信号１０６として出力する。 - 特許庁 - The ROM 11 instructs selectors SEL1 #1 to #CW to select values corresponding to the position of 1 in the check matrix from among values from a reg(M) 13, and to transmit the values to the adder.
ＲＯＭ１１は、ＳＥＬ１＃１〜＃ＣＷに指示して、reg（Ｍ）１３からの値の内、検査行列が１の位置に対応する値をセレクタＳＥＬ１で選択し、加算器に送る。 - 特許庁 - In the digital frequency comparator 1, an integer part frequency difference generation circuit 11, a decimal part frequency difference generation circuit 12, and an adder 13 are provided.
デジタル周波数比較器１には、整数部周波数差生成回路１１、小数部周波数差生成回路１２、及び加算器１３が設けられる。 - 特許庁 - The signals S4 and S7 are added by an adder 91 and outputted as an output signal OUT indicative of the signal strength of an input signal IN.
信号Ｓ４，Ｓ７は加算器９１で加算され、入力信号ＩＮの信号強度を示す出力信号ＯＵＴとして出力される。 - 特許庁 - The amplifier circuit with an operational amplifier 1 is provided with an offset correction circuit consisting of a comparator circuit 3, a level shift circuit 5, and an adder circuit including a resistor R3.
オペアンプ１を有する増幅回路は、比較回路３、レベルシフト回路５、及び抵抗Ｒ_3 を含む加算回路からなるオフセット補正回路を備えている。 - 特許庁 - A random number generator 25, a multiplier 26 and an adder 27 calculate quantity of diffusion variation, and a rectangular coordinates transformation means 28 transforms the address of the polar coordinates system into an address of a rectangular coordinates system.
乱数発生器25、乗算器26、加算器27により拡散変化量を求めて、直交座標変換手段28で、直交座標系のアドレスにする。 - 特許庁 - The voice 11 sounded by a speaker is converted into a digital signal 13 through an analog signal processing circuit 1 and supplied to one input terminal of an adder 2.
話者の発した音声１１は、アナログ信号処理回路１を経てディジタル信号１３とされ、加算器２の一方の入力端子に供給される。 - 特許庁 - The outputs D1, D2 are added by an adder 31A of a phase-shifting means 31 to be converted into a triangular wave output K0 by an integrator 31B.
出力Ｄ１とＤ２は、移相手段３１の加算器３１Ａで加算され、積分器３１Ｂにより三角波状出力Ｋ０に変換される。 - 特許庁 - The vibration detection signal Vo of a vibration gyro 21 is inputted to an MCU 25 through a circuit 23 constituted of a low-pass filter circuit 22, an adder and an amplifier.
振動ジャイロ２１の振動検出信号Ｖｏは、ローパスフィルタ回路２２、加算器及び増幅器からなる回路２３を通じＭＣＵ２５に入力する。 - 特許庁 - Further, the compensation circuit part 10 includes an adder circuit 110 having an output terminal V_ref for mutually adding currents corresponding to these two drain currents and outputting the added current.
さらに、これらの２つのドレイン電流に対応する電流を加算して出力する、出力端子Ｖ_ｒｅｆを有する加算回路１１０とを有する。 - 特許庁
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