「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 21 22 23 24 25 26 27 28 29 .... 48 49 次へ＞- Further, there are provided a second amplifier group 114; a selector 12e for selecting amplifiers 114a, 114b of the second amplifier group 114 to output an input to the integration circuit 11; and a second adder 115 for adding an output of the second amplifier group 114 to an output of the first adder 113.
また、第二増幅器群１１４と、第二増幅器群１１４の増幅器１１４ａ，１１４ｂを選択して積分回路１１への入力を出力する選択器１２ｅと、第二増幅器群１１４の出力を第一加算器１１３の出力に加算する第二の加算器１１５とを設ける。 - 特許庁 - A rounding digit matching circuit 17 outputs the multiplied result H of this floating point multiplier from the output D0 and D1 of an exponent part adder 13 and the output C0 and C1 of the mantissa part adder 12 with the sticky bit S, the post- rounding normalization signal G and the carry X as control signals.
丸め桁合わせ回路１７は、スティッキービットＳ、および、丸め後正規化信号Ｇ、桁上がりＸを制御信号として指数部加算器１３の出力Ｄ０、および、Ｄ１と、仮数部加算器１２の出力Ｃ０、および、Ｃ１とから浮動小数点乗算器の乗算結果Ｈを出力する。 - 特許庁 - An adder 12 computes the difference between the output Ei'=Ei+Es of an adder 11 and a voltage Ed corresponding to a displacement from an amplifier 14 for displacement to output a deviation signal Ee to a PID controller 15, and a control signal to make a deviation Ed zero is inputted to a plant simulation part 30.
加算器１２は、前記加算器１１の出力Ｅｉ’＝Ｅｉ＋Ｅｓと変位用増幅器１４からの変位に対応する電圧Ｅｄとの差を算出し、この偏差信号ＥｅはＰＩＤ調節器１５に入力され、偏差Ｅｅをゼロにするような制御信号がプラントシミュレーション部３０に入力される。 - 特許庁 - The adder 4 adds an output of the lossless integrator 1 to an output of the frequency shift element 3, the adder 5 adds an output of the lossless integrator 2 to the output of the frequency shift element 3, outputs from the adders 4, 5 are fed back to the frequency shift element 3 and respectively given to the lossy integrators 6, 7.
加算器４で無損失積分器１の出力と周波数シフト素子３の出力を加算し、加算器５で無損失積分器２の出力と周波数シフト素子３の出力を加算し、それら加算器４，５の出力を周波数シフト素子３にフィードバックすると同時に損失積分器６，７にそれぞれ入力する。 - 特許庁 - The holding circuit further comprises an adder 8 for adding a wavelength setting signal and a temperature compensating signal, and a multiplier 9 for multiplying the result of the adder 8 by the intensity (p) of the input light to subtract an intensity signal of the transmitted light of the element 3 from the signal output from the multiplier 9, to generate an error signal which is to be given to the light source 12.
そして、波長設定信号と温度補償信号とを加算器８で加算し、その結果に入力光の強度ｐを乗算器９で乗算した信号から、光弁別素子３の透過光の強度信号を減算して、波長可変光源１２に与える誤差信号を生成するようにした。 - 特許庁 - The positive phase output A and the peak value B' of the opposite phase output are added in an adder 4a, the opposite phase output A' and the peak value B of the positive phase output are added in the adder 4b, the differential voltage of the output of the adders 4a and 4b is amplified in a differential limiter amplifier 5 and binary quantized output is obtained.
正相出力Ａと逆相出力のピーク値Ｂ’を加算器４ａにて加算し、逆相出力Ａ’と正相出力のピーク値Ｂを加算器４ｂにて加算し、加算器４ａと４ｂの出力の差電圧を差動リミッタ増幅器５で増幅して２値量子化出力を得る。 - 特許庁 - The output of the adder 29 is converted to a digital signal by an A/D converter 26, which is then compared with a reference value "reference voltage + reduced carrier initial value" of a ROM 23 by a data comparison/correction value generation unit 24 and, if a change is found, output to the adder 25 as a correction value (reduced carrier initial value + reference voltage).
加算器２９の出力はＡ／Ｄ変換器２６でデジタル信号に変換され、データ比較・補正値生成部２４でＲＯＭ２３の「基準電圧＋低減搬送波初期値」の基準値と比較され、変動があれば（低減搬送波初期値＋基準電圧）の補正値として加算器２５に出力される。 - 特許庁 - Further, the carrier wave reproducing circuit 10 is provided with a replace circuit 17 for executing processing for making the value of the LPF close to a central value after the synchronism establishment of a carrier wave, sweeper 18 and adder 19 for adding the output of this sweeper 18 and the output of the replace circuit 17 and outputting the result to the adder 20.
更に、搬送波再生回路１０は、搬送波の同期確立後にＬＰＦ１６の値を中心値に近づけるための処理を実行する置き換え回路１７、スイーパー１８、このスイーパー１８の出力と置き換え回路１７の出力とを加算して加算器２０へ出力する加算器１９を備える。 - 特許庁 - A stream copy unit 140-2 copies a stream #B as many as the transmitter antennas (for two pieces in this embodiment) and outputs them to the adder unit 160-1 and a delay unit 154.
ストリーム複製部１４０−２は、ストリーム＃Ｂを送信アンテナと同じ数（本実施の形態では２）だけ複製し、加算部１６０−１および遅延部１５４へ出力する。 - 特許庁 - The adder circuit 204 sums the output of the DP RAM 203 and the orthogonal base-band signal 201, and the sum is outputted as data 205 after nonlinear distortion correction.
加算回路２０４ではＤＰＲＡＭ２０３の出力と直交ベースバンド信号２０１とが加算され、非線形歪み補正後データ２０５として出力される。 - 特許庁 - An adder 612 calculates a difference of a quantized LSP parameter at present processing unit time, from an average quantized LSP parameter in the noise section for each order.
加算器６１２は、現在の処理単位時間における量子化ＬＳＰパラメータと雑音区間における平均的量子化ＬＳＰパラメータとの差を次数毎に算出する。 - 特許庁 - A high-frequency signal which is taken out is supplied to an adder 19, and added to the original analog signal from the input terminal 11 and taken out from an output terminal 20.
この取り出された高域信号が加算器１９に供給され、入力端子１１からの原アナログ信号に加算されて出力端子２０に取り出される。 - 特許庁 - A matching circuit 27 of a subscanning clock generating section 15 compares an integer part in an output of a line counter 24 with an integer part in an output of the adder 25 and outputs '1' when they are matched.
副走査クロック発生部１５の一致回路２７は、ラインカウンタ２４の出力と加算器２５の出力の整数部分を比較し、一致したときに「１」を出力する。 - 特許庁 - Outputs from the cumulative addition circuits 200, 300 are added to each other by an adder 204 which outputs a cumulative addition result sum(q(t)) of an input value q(t).
累積加算回路２００及び３００からの出力は加算器２０４にて加算されて、入力値ｑ（ｔ）の累積加算結果ｓｕｍ（ｑ（ｔ））を出力する。 - 特許庁 - The second higher harmonic wave is extracted by a band pass filter 14 and inputted to an adder circuit 17 via a matching circuit 16 after adjusting its amplitude by an attenuation circuit 15.
この第２高調波を帯域通過フィルタ１４で抽出して、減衰回路１５で振幅を調整し、整合回路１６を介して加算回路１７へ入力する。 - 特許庁 - An adder 120 adds an output Q signal of the first image eliminating filter 117 with an output Q signal of the second image eliminating filter 118.
加算器１２０は、第１のイメージ除去フィルタ１１７の出力信号であるＱ信号と第２のイメージ除去フィルタ１１８の出力信号であるＱ信号とを加算する。 - 特許庁 - An adder 119 adds an output I signal of a first image eliminating filter 117 with an output I signal of a second image eliminating filter 118.
加算器１１９は、第１のイメージ除去フィルタ１１７の出力信号であるＩ信号と第２のイメージ除去フィルタ１１８の出力信号であるＩ信号とを加算する。 - 特許庁 - These weight sensor 201 and the demonstration description starting switch 102 are connected to the input portion of an adder 106 and this output portion is connected to a main control portion 101.
これら重量センサ２０１およびデモ解説開始スイッチ１０２は加算器１０６の入力部に接続され、この出力部は主制御部１０１に接続される。 - 特許庁 - An adder 612 calculates the difference of the quantized LSP parameter at the present processing unit time and the average quantized LSP parameter in the noise section for each order.
加算器６１２は、現在の処理単位時間における量子化ＬＳＰパラメータと雑音区間における平均的量子化ＬＳＰパラメータとの差を次数毎に算出する。 - 特許庁 - The multiplier 10 multiplies the coefficient from the arithmetic unit 9 with the frequency component of the current field from the BPF 2, calculates a correction value and outputs the result to the adder 11.
乗算器１０では、演算器９からの係数と、ＢＰＦ２からの現フィールドの周波数成分を乗算し、補正値を算出し、加算器１１へ出力する。 - 特許庁 - An image adjustment circuit 54 of an image processing apparatus 80 is provided with: a line memory 1, a delay circuit 2, filter calculation processing circuits 7 to 10, and an adder 15.
画像処理装置８０の画質調整回路５４には、ラインメモリ部１、遅延回路部２、フィルタ演算処理回路７乃至１０、及び加算器１５が設けられる。 - 特許庁 - Similarly, an adder 24 sums the value H-(l+4,kp,l+4) and the output of the bit shift circuit 22, and a bit shift circuit 26 shifts the obtained sum by one bit to obtain a value H-(l+3,kp,l+3).
同様に、Ｈ~(ｌ＋４,ｋ_p,l+4)とビットシフト回路２２の出力を加算器２４で加算し、ビットシフト回路２６でビットシフトしてＨ~(ｌ＋３,ｋ_p,l+3)を得る。 - 特許庁 - To provide a DDS device for outputting a signal with desired frequencies with high resolution without increasing the number of bits of a cumulative adder constituting the DDS.
ＤＤＳを構成する累積加算器のビット数を増加することなく高分解能で希望する周波数の信号を出力可能にするＤＤＳ装置を提供する。 - 特許庁 - An interpolation calculation part 61 is provided with a shift register constituted of a circuit 21, constant multipliers 22a to 22c and an adder 23 to execute interpolation processing by these circuits.
補間計算部６１は、回路２１によって構成されるシフトレジスタ、定数乗算器２２ａ，２２ｂ，２２ｃ、加算回路２３を備え、これらによって補間処理を実行する。 - 特許庁 - Since the phases of vocal components included in the L channel signal and the R channel signal are shifted, a vocal component of an added output from the adder 24 is attenuated.
これによって、Ｌチャネル信号とＲチャネル信号に含まれるボーカル成分の位相がずらされるので、加算器２４の加算出力のボーカル成分が減衰される。 - 特許庁 - The discharge lamp lighting device is provided with a driving circuit 20, a rectifying circuit 30, a trapezoidal wave generating circuit 40, an adder circuit 50, and a control circuit 60.
放電灯点灯装置１０は、駆動回路２０と、整流回路３０と、台形波形発生回路４０と、加算回路５０と、制御回路６０とを備えている。 - 特許庁 - The generated harmonic overtones and the inputted signal via a delay device 3 are outputted to the outside via a high-pass filter 8 after being added together by an adder 7b.
生成された倍音と遅延器３を介した入力信号は、加算器７ｂにより加算された後、高域通過フィルタ８を介して外部へ出力される。 - 特許庁 - The control unit 140 sets an output to which y_p^2 stored in the storage unit 110, x_p, and -b are inputted in random order into an adder unit 120 to be output x_p^3.
制御部１４０は、加算部１２０に記憶部１１０に格納したｙ_ｐ^２とｘ_ｐと−ｂとを順不同で入力した出力をｘ_ｐ^３とする。 - 特許庁 - Furthermore, multiplier circuits 20, 9 and an adder circuit 13 synthesize the synthesized image data between the base image data and the mixed image data with the base image data or single color image data.
更に、乗算回路２０、９、加算回路１３により、ベース画像データとミックス画像データとの合成画像データと、ベース画像データ又は単色の画像データとを合成する。 - 特許庁 - The processing part 28 converts ωo into ωC, regarding a signal which has been supplied from the multiplier 22 via an LPF 23 and outputs a signal obtained by the conversion to the adder 30.
処理部２８は、乗算器２２から、ＬＰＦ２３を介して供給された信号について、ω_oをω_Cに変換し、その結果得られた信号を加算器３０に出力する。 - 特許庁 - A multiplier unit 62 calculates the total of the convolutional sums calculated by the adder 60 and input signals x(n-m) to generate a predistortion signal y(n-m).
乗算器６２は、加算器６０で演算された畳み込み和の総和と入力信号ｘ(ｎ−ｍ)との積を演算することで前置歪信号ｙ(ｎ−ｍ)を生成する。 - 特許庁 - Moreover, jitter changing amounts outputted from a jitter changing amount memory 8 are added to fixed data by an adder 9, and the added value is obtained as the counting cyclic value of the address counter 3.
さらに、ジッタ変化量メモリ８から出力されるジッタ変化量と固定データを加算器で９で加算し、この加算値をアドレスカウンタ３の計数周期値とした。 - 特許庁 - An adder 34 adds ΔVf1 to the set feeding velocity Vfset of the optical fiber preform 12, and outputs the result as the feeding velocity Vf(t)of the optical fiber preform 12.
加算器３４は、光ファイバ母材１２の設定供給速度ＶfsetにΔＶf1を加算し、その結果を光ファイバ母材１２の供給速度Ｖf(t)として出力する。 - 特許庁 - Then, the circuit configuration of the carry-over storage adders at each stage following the initial stage is determined successively according to the number of signals inputted from the carry-over storage adder at the previous stage.
次いで、初段に続く各段の桁上げ保存加算器の回路構成が、前段の桁上げ保存加算器から入力される信号数に応じて順に決定される。 - 特許庁 - The desired value of speed is multiplied by a reverse dynamic characteristic P^-1(s) by a multiplier 39, and the calculated value is added to a control input by the adder 38.
さらに速度の目標値に対して乗算器３９で逆動特性Ｐ^−１（ｓ）を乗算し、その演算値を加算器３８によって制御入力に加算する。 - 特許庁 - When an image signal detection circuit 50 detects the occurrence of image interference based on the output of the adder 66, a control part shifts a first local oscillation frequency f_LO1.
イメージ信号検出回路５０が、加算器６６の出力に基づいてイメージ混信の発生を検知すると制御部は第１局部発振周波数ｆ_ＬＯ１をずらす。 - 特許庁 - The second operation part 5 calculates the coordinate of the loading point based on a measured signal by a displacement sensor mounted on the actuators Act1, Act2, and outputs the result to the adder 1.
第２の演算部５は、アクチュエータAct１及びAct２に取り付けられた変位センサによる計測信号に基づいて載荷点の座標を算出し、加算器１に出力する。 - 特許庁 - The speed compensating duty C1 and the temperature compensating duty C2 are added by an adder 77, and addition result is output as a driving signal to a variable displacement mechanism 30.
速度補償デューティーＣ１と温度補償デューティーＣ２とを加算器７７で加算して、その結果を駆動信号として容量可変機構３０に出力する。 - 特許庁 - The phase adjustment part 49 calculates the phase adjustment value ψ on the basis of integration of differential values of subtractor 61 outputs sampled every π/2 of adder 53 outputs.
位相調整部４９は加算器５３出力のπ／２毎にサンプリングされる減算器６１出力の微分値の積算に基づいて位相調整値ψを演算する。 - 特許庁 - The adder 30 adds the signal outputted from the multiplier 26 and a polarity-inverted convergence target signal -R and inputs a result to the weight coefficient calculator 28.
加算部３０は乗算部２６が出力する信号と、極性が反転された収束目標信号−Ｒとを加算し、ウェイト係数算出部２８に入力する。 - 特許庁 - The photodetector includes a plurality of photodiodes PD1_A, PD1_B, PD1_C and PD1_D, a signal adder 13, and a plurality of current detectors 12A-12D.
この光検出装置は、複数のフォトダイオードＰＤ１_A，ＰＤ１_B，ＰＤ１_C，ＰＤ１_Dと、信号加算器１３と、複数の電流検出器１２Ａ〜１２Ｄとを有している。 - 特許庁 - An adder AD adds a result of the multiplier MU0 and a result of the multiplier MU1 in each the corresponding position, and outputs it as output image data.
加算器ＡＤは、乗算器ＭＵ０の乗算結果と乗算器ＭＵ１の乗算結果とを対応する位置毎に加算し、出力画像データとして出力する。 - 特許庁 - The negative resistance to be set by an adder/subtractor AD/SB is calculated, on the basis of the values above and the series resistance to provide a prescribed Q and the sweeping is stopped at the negative resistance value.
これらの値と所定Ｑを与える直列抵抗値から、加減算器ＡＤ／ＳＢが設定すべき負性抵抗値を演算し、この値になった所で掃引を止める。 - 特許庁 - Further, an adder 104L summates any sound effect signal produced from the sound effect generator 101L to the input acoustic signal to produce a summation signal.
また、加算器１０４Ｌは、効果音生成器１０１Ｌで生成されたいずれかの効果音信号を、入力音響信号に加算して、加算信号を生成する。 - 特許庁 - Calculation of Σ^m-1_i0ϕ^iP is constituted of, for example, a ϕ-fold P computing device, and an elliptic adder is as shown in Figure 2, and the number of times of elliptic addition is reduced in comparison with conventional calculation.
Σ_i=0^m-1φ^i Ｐの計算は例えば図２に示すように、Ｐのφ倍演算器と楕円加算器とにより構成し、楕円加算の回数を従来より削減する。 - 特許庁 - The adder section 24b gives a switching signal to a path switch section 21 and the path switching section 21 in response to the switching signal switches the path route from a transmission path 24b to a transmission path 3b.
加算部２４ｂは、切替信号をパススイッチ部２１に供給し、それに応答したパススイッチ部２１が、パスルートを送信パス４ｂから送信パス３ｂに切り替える。 - 特許庁 - The signal from the decoder circuit 4 is fed to an adder 12 which is a summing means through an amplifier 11 acting as a 1st weight circuit with a coefficient of, e.g. 0.5.
このデコーダ回路４からの信号が例えば係数０．５の第１の加重回路となるアンプ１１を通じて加算手段となる加算器１２に供給される。 - 特許庁 - A summing signal from the adder 12 is extracted at an output terminal 13 and fed to a frame memory 14, acting as a 1-frame storage means.
さらにこの加算器１２からの加算信号が出力端子１３に取り出されると共に、例えば１フレームの記憶手段となるフレームメモリー１４に供給される。 - 特許庁 - The FIR filter 52a and cascade connection of the FIR filters 75 and 60a are respectively interposed between the digital input point 22 and the ± input point of an adder 63.
デジタル入力点２２と加算器６３の±入力点との間にＦＩＲフィルタ５２ａと、ＦＩＲフィルタ７５，６０ａとの縦続接続とをそれぞれ介在させる。 - 特許庁 - The motion compensation section 16 shifts the regular decode image of a reference frame stored in an image memory 19 by the calculated motion vector and outputs the result to an adder 16.
動き補償部１６は、画像メモリ１９が記憶する参照フレームの正規復号画像を、この演算した動きベクトル分だけ移動させて、加算器１８に出力する。 - 特許庁
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