「adder」を含む例文一覧(2405)
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加算器出力はディジタル-アナログ変換器を通じてアナログ値に変換された後、その出力値によって補正コイルを駆動して画面のコンバージェンスを補正する。 - 特許庁 - A full adder 218 accumulates a signal Delta (substantially Fin/Fover) for every over-sampling clock CKover, and generates a signal SH every time a result of accumulation exceeds "1".
全加算器２１８は、オーバーサンプリングクロックＣＫover毎に、信号Delta（ほぼＦin／Ｆover）を累積し累積結果が「１」を超える毎に信号ＳＨを発生する。 - 特許庁 - The Hilbert-filtered orthogonal signal (Q) is added to the in-phase signal (I) by an adder 21 in order to obtain a video output signal (SVideo).
ヒルバート・フィルタを通された直交信号（Ｑ）はビデオ出力信号（ＳＶｉｄｅｏ）を得るため加算器２１によって同相信号（Ｉ）へ加算される。 - 特許庁 - An adder circuit 20 adds a predetermined voltage to the output voltage from a detection circuit in correspondence with the low potential side reference voltage of the digital/analog conversion circuit 32.
加算回路２０は、デジタルアナログ変換回路３２の低電位側基準電圧に対応して、検出回路の出力電圧に所定の電圧を加算する。 - 特許庁 - An adder 5 adds the low frequency component signals output from the nonlinear LPF 1 and the high/low frequency component signals output from the subtractor 4.
加算器５は、非線形ＬＰＦ１より出力された低周波成分信号と減算器４より出力された高低周波成分信号とを加算する。 - 特許庁 - An adder circuit 1 performs addition and a subtractor circuit 2 subtraction of two input signals A, B to obtain the sum signal A+B and the difference signal A-B.
２つの入力信号Ａ，Ｂを加算回路１で加算し、同時に減算回路２で減算して、加算信号Ａ＋Ｂと減算信号Ａ−Ｂを得る。 - 特許庁 - An adder 10 shifts a minimum value MIN on the basis of the correction amount and a subtractor 12 uses a minimum value MIN' to normalize the input data.
加算器１０では、その補正量に基づいて最小値ＭＩＮがシフトされ、減算器１２において、最小値ＭＩＮ´を用いて入力データが正規化される。 - 特許庁 - In the waveform equalizing circuit 5, the waveform shaped regenerative signal is supplied through an A/D converter 6 and an adder 11 to a detecting circuit 7.
波形等価回路５において、波形成形が行われた再生信号は、Ａ／Ｄコンバータ６、加算器１１を介して検出回路７へ供給される。 - 特許庁 - To optionally switch phase relations of common band and orthogonal baseband signal data by performing orthogonal modulation without using an oscillator, a multiplier and an adder for a carrier.
搬送波用の発振器や乗算器や加算器を用いずに直交変調し、同相および直交ベースバンド信号データの位相関係を任意に切り換える。 - 特許庁 - To provide an infinite impulse response IIR digital filter circuit that prevents quantization error from being increased by using adder circuits with low precision.
精度の低い加算回路を用いることにより量子化誤差が大きくなることを防ぐ、無限インパルス応答（ＩＩＲ）ディジタルフィルタ回路を提供する。 - 特許庁 - An adder 7 summates the up-converted analog signals and the summated signal is transmitted as an analog envelope signal corresponding to the original digital envelope signal.
そして、アップコンバートされたアナログ信号は、加算器７によって加算されて元のデジタル包絡線信号に対応するアナログ包絡線信号として送出される。 - 特許庁 - After ultrasonic waves are transmitted/received by respective transceiver parts 20a, 20b, ..., 20n having respective ultrasonic vibrators based on the signals, they are synthesized by an adder 40.
この信号に基づいて、各超音波振動子を備えた各送受信部２０ａ，２０ｂ，．．．，２０ｎで超音波の送受信を行った後、加算器４０で合成する。 - 特許庁 - The DP RAM 203 outputs update compensation coefficient data 206, corresponding to the address and its output is given to an adder circuit 204.
このアドレスに対応する更新補償係数データ２０６がＤＰＲＡＭ２０３から出力され、その出力は加算回路２０４へ入力される。 - 特許庁 - A selection circuit 2030 selects a clock with a phase different from that of the sampling clock and supplies the selected clock to the adder 2052, the register 2053 and the decoder 2054.
選択回路２０３０は、加算器２０５２、レジスタ２０５３およびデコーダ２０５４に、サンプリング・クロックとは異なる位相のクロックを選択して供給する。 - 特許庁 - The cross signal inputted from the unit 1R is added to the straight signal at the adder 8L so as to output from a speaker 10L.
また、反対側の装用ユニット１Ｒから入力されたクロス信号を加算器８Ｌでストレート信号と加算してスピーカ１０Ｌから放音する。 - 特許庁 - The divided values are selectively added by an adder 7, according to the order in the processing units of the data Dn and Dn+1 under the control of a control circuit 8.
その除算値をコントロール回路８の制御によって、データＤ_n ・Ｄ_n+1 の処理単位における順位に応じて加算器７で選択的に加算する。 - 特許庁 - An adder 13 differentiates the stem azimuth θ_H from a target azimuth θ_r outputted from an azimuth setting portion 11 to obtain a declination θ=θ_r-θ_H.
加算器１３は、方位設定部１１から出力された目標方位θ_ｒから船首方位θ_Ｈを差分して偏角θ＝θ_ｒ−θ_Ｈを求める。 - 特許庁 - A data/text decoder 24 decodes a data/text stream to generate a raster image to supply to the adder 30 by synchronizing the raster image with the output of the generator 28.
データ／テキストデコーダ２４は、データ／テキストストリームを復号化し、ラスターイメージを生成し、発生器２８の出力に同期して加算器３０に供給する。 - 特許庁 - The multiplier B multiplies the corresponding output video signals of one frame before outputted from a frame memory 105 by K and outputs them to the adder 102.
乗算器Ｂは、フレームメモリ１０５から出力された対応する１フレーム前の出力映像信号をＫ倍して加算器１０２に出力する。 - 特許庁 - An adder circuit 10 and a SW circuit 11 shift a phase of a ramp waveform generated by a VCO circuit to 90 degree and 180 degrees alternately for each clock.
加算回路１０，ＳＷ回路１１は、ＶＣＯ回路９が発生したランプ波形を１クロック毎に交互に９０度と１８０度とに位相シフトする。 - 特許庁 - The voltage meeting the total current and a black level regulation voltage are added by an adder 16 and are supplied to black level shift circuits 12R, 12G and 12B.
そして、この全電流に応じた電圧と、黒レベル調整電圧を加算器１６で加算し、黒レベルシフト回路１２Ｒ、１２Ｇ、１２Ｂに供給する。 - 特許庁 - The subtractor 51 executes subtraction between an output signal of the current DAC circuit 16 and an output signal of the current source array 50 and provides an output to an adder 38.
減算器５１は、カレントＤＡＣ回路１６の出力信号とカレントソースアレイ５０の出力信号とを減算して加算器３８に出力する。 - 特許庁 - An adder 5 adds triangular waveforms, which the upper triangular wave cut part 3 and the lower triangular wave cut part 4 output and outputs a corner distortion correction wave.
加算器５は、上側三角波切取り部３と下側三角波切取り部４とが出力する三角波形を加算し、コーナー歪補正波を出力する。 - 特許庁 - An adder 56 adds the oscillator equivalent current 326 and an equivalent current 328 for conversion, and then outputs the added value as an amplifier driving current 324 to the amplifier 52.
加算器５６は、発振器等価電流３２６と変換用等価電流３２８を加算した増幅器駆動電流３２４を増幅器５２に出力する。 - 特許庁 - An adder 10 superimposes the composed basic depth model to the R signal 9 of the non-stereoscopic image to generate depth estimate data 11.
加算器１０において、合成した基本奥行きモデルと非立体画像のＲ信号９とを重畳して奥行き推定データ１１を生成する。 - 特許庁 - Dispersion in phases between branches of a transmission reception circuit is corrected by an adder 66 through an inverted sign in the case of transmission to set a state of a phase shifter 10.
送信時には符号が反転され加算器６６で送受信回路のブランチ間の位相バラツキを補正して移相器１０が設定される。 - 特許庁 - Orthogonal modulators 15-1 to 15-(N-1) are weighted by the extracted second to N-th harmonic components and then an adder 19 combines them.
抽出した２次からＮ次の高調波成分は、各直交変調器１５−１〜１５−（Ｎ−１）で重み付けされた後、加算器１９で合成される。 - 特許庁 - The means 15 calculates a DC voltage vibration component VDC_4, and outputs the component to a negative input terminal of an adder 16.
直流電圧振動成分演算手段１５は、直流電圧振動成分ＶDCrを演算し、これを加算器１６のマイナス側入力端子に出力する。 - 特許庁 - An adder 19 sums up the output of the accumulator 11 that is multiplied by a coefficient (4N-2)/(N(N+1)) and the output of the accumulator 12 that is multiplied by a coefficient -6/(N(N+1)).
加算器１９は、累算器１１の出力に（４Ｎ−２）／（Ｎ（Ｎ＋１））をかけ、累算器１２の出力に−６／（Ｎ（Ｎ＋１））をかけて加算する。 - 特許庁 - The compounded fundamental depth model is superposed on the R signal 9 of the non-three-dimensional image in an adder 10, to obtain final depth presumption data 11.
合成基本奥行きモデルは加算器１０において、非立体画像のＲ信号９と重畳されて最終的な奥行き推定データ１１とされる。 - 特許庁 - An output signal S3 from the adder section 2 includes a substantial received signal to which a fixed pattern is periodically inserted, an external noise and an echo residue.
加算部２の出力信号Ｓ３には、固定パターンが周期的に挿入された本来の受信信号と外来ノイズとエコー残差とが含まれている。 - 特許庁 - The current value flowing in the object is measured by an output from the adder.
各電源モジュールが出力する電流測定信号を加算器で加算し、この加算器の出力によって対象物に流れる電流値を測定するようにした。 - 特許庁 - The output of a solid-state imaging device 10 is made into a video signal based on a position through a camera signal processing means 11 and it is outputted through an adder 13.
固体撮像素子１０の出力をカメラ信号処理手段１１を介して位置により映像信号とし、加算器１３を介して出力する。 - 特許庁 - The successive adaptive filter 53 successively corrects a filter coefficient every time sample values are inputted, predicts routing signals, and outputs them to an adder 52.
逐次適応フィルタ５３は標本値が入力される毎にフィルタ係数を逐次修正し回り込み信号を予測し加算器５２へ出力する。 - 特許庁 - A prescribed frequency component is extracted from a video signal by a filter 10, added to a video signal by an adder 16 and an edge portion is intensified.
映像信号からフィルタ１０によって所定周波数波成分を抜き出し、加算器１６で映像信号に加算し、エッジ部分を強調する。 - 特許庁 - Rather than being able to count from a key of O all the way up to a key of all ones, we limited the adder so that it can only count the bottom 32 bits of the key.
全ビットゼロの鍵から、全ビット1の鍵までずっと数えられるようなしかけにせずに、鍵の下32ビットだけ数えるような加算回路を採用してある。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - The multiplication device including a multiplier for outputting digital data obtained by multiplying the arbitrary coefficient at a sample period is provided with an adder 304 for adding the digital data to a multiplication of a previous sample and supplying the resultant data to the multiplier and a switch 302 for feeding back the output of the multiplier to the adder 304.
任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算器を含む乗算装置であって、ディジタルデータと１サンプル前の乗算出力とを加算して乗算器に供給する加算器３０４と、乗算器の出力を加算器３０４へ帰還させるスイッチ３０２とを備える。 - 特許庁 - In a gradation modulator 200 serving as ΔΣ modulator for converting the gradation of an image, an adder 250 adds a pixel value of the image and the output of a feedback computing section 240, a quantizing section 210 quantizes the output of the adder 250 and outputs a quantized value including a quantization error as the result of the ΔΣ modulation.
画像の階調を変換するΔΣ変調器としての階調変調器２００では、加算器２５０が、画像の画素値と、フィードバック演算部２４０の出力とを加算し、量子化部２１０が、加算器２５０の出力を量子化し、量子化誤差を含む量子化値を、ΔΣ変調の結果として出力する。 - 特許庁 - Further, data generated by inverting the output of the decimal 4-multiple generating circuit 16 inputting the arithmetic result are inputted to the other input of the decimal adder and 1 is always inputted to the carry input of the decimal adder 13 to generate a complement of 2 to the decimal 4-multiple.
また、前演算結果を入力とする前記１０進４倍数生成回路１６の出力を反転したデータを前記１０進加算器のもうひとつの入力に入力し、１０進加算器１３のキャリ入力には常に１を入力することで１０進４倍数の２の補数を生成する。 - 特許庁 - An adder 23 estimates the rotational speed of the motor M between the destination of intermittent output from a rotor position detector 11c and the next respective positional information θhic as estimated real speed ω and outputs it to a current controller 20 via an adder 27 from a speed controller 19 and a converter 24.
加算器２３は、回転子位置検出器１１ｃからの間欠的に出力される先と次の各位置情報θｈｉｃの間の同期モータＭの回転速度を推定実速度ωと推定して速度制御部１９と変換部２４から加算器２７を介して電流制御部２０に出力する。 - 特許庁 - The photoreception signals detected by respective photodiodes of a photodiode array 17 of fine array pitch are added by an adder 50 in every set of three outputs to amplify a dynamic range, adjacent outputs from the adder are differentiated by a differential amplifier array 18, and the total reflection attenuation angle θ_SP is calculated based on a differentiated signal therein.
配列ピッチの細かいフォトダイオードアレイ１７の各フォトダイオードにより検出された光検出信号を、３つの出力毎に加算機５０により加算してダイナミックレンジを増大させ、隣接する２つの加算機の出力を差動アンプアレイ１８により微分し、この微分信号より全反射減衰角θ_ＳＰを算出する。 - 特許庁 - There is provided a breakdown detection circuit of a power amplifier comprising: an inverting adder circuit configured to revert and output an addition voltage of an output signal of an amplifier element breakdown detection circuit provided in each of 4 or more amplifier elements; and a comparison circuit configured to output a signal when the output voltage of the inverting adder circuit is higher than a threshold voltage.
４つ以上の増幅素子に対してこの増幅素子ごとに設けられる増幅素子故障検出回路の出力信号の加算電圧を反転して出力する反転加算回路と、この反転加算回路の出力電圧が閾値電圧より高い場合に信号を出力する比較回路と、を備える。 - 特許庁 - This speech tone signal decoder has plural low-pass filters(LPFs) 1, 2 and 5 which have the cut-off frequencies selected by the frequencies of the input signals, an adder 3 which adds the output signals of these LPFs 1, 2 and 5 and a level detector 4 which detects the output level of the adder 3, converts the output level to a digital value and outputs this value.
入力信号の周波数により選定された遮断周波数を有する複数のロ−パスフィルタ（ＬＰＦ）１、２、５と、これらＬＰＦ１、２、５の出力信号を加算する加算器３と、この加算器３の出力レベルを検出してデジタル値に変換して出力するレベル検出器４とを備える。 - 特許庁 - The adder 205 adds a decoded difference value of the encoded data of odd number, that is inputted from the decoding section 202b, to the decoded data of even number which is inputted from the selector 204 as a preceding value, to generate a decoded data of odd number, which is supplied to the adder 203 as a preceding value through a buffer 206.
加算器２０５は、復号化部２０２ｂから入力される奇数番目の符号化データの復号化された差分値と、セレクタ２０４から入力される一つ前の前値である偶数番目の復号化データとを加算して、奇数番目の復号化データを生成し、バッファ２０６を通して加算器２０３に前値として供給する。 - 特許庁 - A digital camera is provided with an audio IC, an A/D converter, a memory, an adder, a system controller, and a switch 1 which changeovers operation modes of the audio IC, a switch 2 which changeovers read out data from the memory, and a switch 3 which changeovers output positions from the adder, and these switches are controlled by control signals from the system controller.
オーディオＩＣとＡ／Ｄコンバータとメモリと加算器とシステムコントローラ、及びオーディオＩＣの動作モードを切り替えるスイッチ１とメモリからの読み出しデータを切り替えるスイッチ２と加算器からの出力先を切り替えるスイッチ３を有し、これらのスイッチはシステムコントローラのコントロール信号により制御される。 - 特許庁 - An adder 20 adds input data 33 through an F/F 19 and adds output data 31 through an AND gate 22 and when reset 35 is loaded (reset 35 = '0'), since the output of the AND gate 22 becomes '0', the output of the adder 20 becomes (input data 33) + '0' = (input data 33).
入力データ３３はＦ／Ｆ１９を介して、出力データ３１はＡＮＤゲート２２を介して加算器２０で加算されるが、リセット３５がかかっているときは（リセット３５＝”０”）、ＡＮＤゲート２２の出力が”０”となるため、加算器２０の出力は（入力データ３３）＋”０”＝（入力データ３３）となる。 - 特許庁 - A time division selector 13 outputs serially in time division an output of an LPF 7, an output of an HPF 9 and an output of an adder 11, a level control circuit 15 applies prescribed attenuation to each time division output, and an adder 17 sums digital audio signals via an attenuator 3 and a pre-stage hold circuit 5.
時分割セレクタ１３は、ＬＰＦ７出力とＨＰＦ９出力と加算器１１出力を時分割にシリアル出力し、レベルコントロール回路１５は、各時分割出力に所定のアッテネーションを施し、加算器１７で減衰器３と前置ホールド回路５を経由したデジタルオーディオ信号を合成する。 - 特許庁 - An error calculations section 309 calculates an error quantity on the basis of input pixel data and correction data from the RAM 308, stores the error quantity to an error memory 310, an error weight matrix multiplication adder section 311 applies weighting and summing to the error quantity stored in the error memory 310 and gives the processing result to an adder 301.
誤差算出部３０９は入力画素データとＲＡＭ３０８からの補正データから誤差量を算出して誤差メモリ３１０に保持し、誤差ウエイトマトリクス乗算、加算部３１１は誤差メモリ３１０に保持された誤差量に対して重み付け及び加算を行ってその処理結果を加算器３０１へ送る。 - 特許庁 - The microcomputer 12 catches the variation of the light output from an input measured value, determines an angle of AC magnetic field vector B in which the light output becomes maximum, adjusts a DC component to be output to an adder-A 9 and an adder-B 10, and performs offset adjustment so that the variation of the light output may be minimum.
マイクロコンピュータ１２は、入力された測定値から、この光出力の変動を捉え、光出力が最大となる交流磁界ベクトルＢの角度を判断し、加算器Ａ９及び加算器Ｂ１０に出力する直流成分を調整し、光出力の変動が最小となるようオフセット調整する。 - 特許庁 - A plurality of PRN(pseudo random noise) code generators PNGa to PNGn generate PRN codes of different kinds, an adder 41 sums the respective PRN codes, a multiplier M multiplies the result of sum of the adder 41 with an input signal and integral dump filters DFI, DFQ integrate the product.
複数のＰＲＮ符号発生器ＰＮＧａ〜ＰＮＧｎがそれぞれ異なった種類のＰＲＮ符号を発生し、これらのＰＲＮ符号を加算器４１で加算し、乗算器Ｍで、加算器４１による加算結果と入力信号との乗算を行い、積分ダンプフィルタＤＦＩ，ＤＦＱによって積分する。 - 特許庁
- 特許庁
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- 日英対訳文対応付けデータ
- この対訳コーパスは独立行政法人情報通信研究機構の集積したものであり、Creative Commons Attribution-Share Alike 3.0 Unportedでライセンスされています。
- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
邦題：『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
日本語版の著作権保持者は ©1999
山形浩生<hiyori13@alum.mit.edu>である。この翻訳は、全体、部分を問わず、使用料の支払いなしに複製が認められる。
- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
