「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 16 17 18 19 20 21 22 23 24 .... 48 49 次へ＞- An amplification factor coefficient value 4 for multiplying an input signal 1 in a signal amplification attenuator 3 is generated in an adder- substracter 15.
信号増幅減衰器３における入力信号１の乗算処理のための増幅率係数値４を加減算器１５で生成する。 - 特許庁 - The model acceleration data, the speed error data and the position error data are added by an adder 91, and the addition result are supplied to drivers 63, 64.
モデル加速度データと、速度誤差データと、位置誤差データとが加算器９１で加算され、その加算結果がドライバ６３、６４へ供給される。 - 特許庁 - An adder 24 adds the turning target value X and the advancing target value Y, and calculates a speed command signal Lm for a left wheel 41a.
加算器２４は、旋回目標値Ｘと進行目標値Ｙとを加算し、左車輪４１ａの速度指令信号Ｌｍを算出する。 - 特許庁 - An adder 5 adds the likelihood for each radio frame calculated by a likelihood calculator 4, on the basis of the TTI combination patterns.
加算器５は、尤度演算器４により算出された無線フレーム毎の尤度を、ＴＴＩ組み合わせパターンに基づいて、各パターン毎に加算する。 - 特許庁 - An adder 1 adds a branch metric and accumulated branch metrics when a comparison signal is 0 and outputs the branch metric when the comparison signal is 1.
加算器１１は、ブランチ・メトリックと、累積されたブランチ・メトリックとを、比較信号が０であれば加算し、１であればブランチ・メトリックを出力する。 - 特許庁 - Modulation wave output 10 from an adder 9 is multiplied by the output local oscillation frequency signal of a local oscillator 7 by a multiplier 12.
加算器９からの変調波出力１０と局部発振器７の出力局部発振周波信号とを乗算器１２にて乗算する。 - 特許庁 - A coincidence circuit 23 compares an integer part in an output of a pixel counter 20 with an integer part in an output of the adder 21 and outputs '1' when they match.
一致回路２３は、画素カウンタ２０の出力と加算器２１の出力の整数部分を比較し、一致したときに「１」を出力する。 - 特許庁 - The subtractor 61 output and the adder 53 output mθ+ψ are introduced to the phase adjustment part 49 and the amplitude adjustment part 57.
この減算器６１出力及び加算器５３出力ｍθ＋ψは位相調整部４９及び振幅調整部５７に導入される。 - 特許庁 - An adder 33 subtracts the predicted image data from the original image data, produces a residual component and outputs it to a residual component adaptive quantization section 34.
加算器３３は、元画像データから予測画像データを減算し、残差成分を生成し残差成分適応量子化部３４に出力する。 - 特許庁 - The detection output is supplied to a switch 13 as a control signal and is supplied to an adder 15 as a coding region display information.
検出出力はスイッチ１３に制御信号として供給され、加算器１５に符号化領域表示情報として供給される。 - 特許庁 - Only when an addition/substraction control signal is high, a command analyzing portion 55 controls an adder 56 based on an input value setting signal from a DIO51A.
命令解析部５５は、加減制御信号がhiである場合のみ、DIO５１Ａからの入力値設定信号に基づいて加算器５６を制御する。 - 特許庁 - The adder 107 multiplexes the spread codes outputted from two spread code generators 105 and 106 and outputs the result to the correlator 108.
加算器１０７は、２つの拡散コード発生器１０５、１０６から出力された拡散コードを多重し、相関器１０８に出力する。 - 特許庁 - A spread code generator 105 generates a spread code corresponding to one received spread modulated signal and outputs the code to an adder 107.
拡散コード発生器１０５は、受信された一方の拡散変調信号に対応する拡散コードを発生し、加算器１０７へ出力する。 - 特許庁 - Pulse generators 16a, 16b generate the pulse signal with a duty d determined by the PI processor 12 and the adder 13.
パルス生成部１６ａ、１６ｂは、ＰＩ演算部１２および加算部１３により決定されたデューティｄを持ったパルス信号を生成する。 - 特許庁 - An adder section 32 summates the signal with the high frequency band and the signal with the low frequency band, from which the noise is eliminated, to externally provide an output.
加算部３２は、ノイズが除去された高域周波数帯の信号と低域周波数帯の信号とを加算して外部に出力する。 - 特許庁 - A converting circuit 71 composed of multipliers 71a and 71b is interposed in a feedback path for the cumulative value from the storage element 23 to the adder 22.
記憶素子２３から加算器２２への累算値の帰還路には、乗算器７１ａ，７１ｂからなる変換回路７１が介装されている。 - 特許庁 - An adder 10 superimposes the composited basic depth model to the R signal 9 of the non-stereoscopic image to generate depth estimate signal.
加算器１０において、合成した基本奥行きモデルと非立体画像のＲ信号９とを重畳して奥行き推定信号を生成する。 - 特許庁 - The number of gates is 3.75, there is an adding speed 2.93 times as high as a binary look-ahead adder composed of 64 digits and 11 steps and the number of gates is 1/2.07.
ゲート段数は３．７５段で２進先見加算器６４桁１１段の２．９３倍の加算速度があり、ゲート数は１／２．０７である。 - 特許庁 - The input digital signal Din and the second digital signal output by the adder-subtractors/detectors 11-14 are input to the selectors 21-24.
選択器２１〜２４は、入力デジタル信号Ｄinと、加減算器/検出器１１〜１４が出力する第２デジタル信号とが入力される。 - 特許庁 - Furthermore, the S_LO is inverted by an inverter circuit 32 and added to the S_IN by an adder circuit 34 to extract an upper-register component S_HO.
またＳ_ＬＯを反転回路３２で反転し、加算回路３４でＳ_ＩＮと加算することにより高音域成分Ｓ_ＨＯを抽出する。 - 特許庁 - An adder 111 adds the color carrier component whose amplitude is adjusted to the smoothed video signal to generate a color carrier boost correction signal.
加算器１１１は、振幅が調整された色キャリア成分を平滑化された映像信号に加算し、色キャリアブースト補正信号を生成する。 - 特許庁 - A scanning line current is detected by a detection resistor 1 and current detection data 8 are obtained by an adder/subtractor 5 and an A/Z converter 2.
検出抵抗１により走査線電流を検出し、加減算器５とＡ／Ｄ変換器２により電流検出データ８が得られる。 - 特許庁 - A toggling detector 61 detects toggling of bits constituting a color signal RGB, and an adder 62 calculates the number of toggled bits.
色信号ＲＧＢを構成するビットのトグリングをトグリング検出器６１で検出し、トグリングされたビット数を加算器６２により計算する。 - 特許庁 - An identification data adder 120 adds identification data to a signal of a receiving channel received by a tuner body 110 and obtains a signal with identification data.
識別データ付加部１２０は、チューナ本体１１０が受信した受信チャネルの信号に識別データを付加して識別データ付き信号を得る。 - 特許庁 - This system has at least one large integer unit 21 and each large integer unit has a multiplier 22, an adder 23 and a register 24.
このシステムは少なくとも１つの大整数ユニット（２１）を備え、各大整数ユニットは乗算器（２２）、加算器（２３）、およびレジスタ（２４）を備える。 - 特許庁 - A transmission audio buffer of each of AV packet transmission sections 250-1-250-N stores audio data outputted from the audio data adder 240.
音声加算装置２４０から出力された音声データは、各ＡＶパケット送信部２５０−１〜２５０−Ｎの送信音声バッファに格納される。 - 特許庁 - An adder 22 subtracts the structural component from the received image signal, extracts an amplitude component and provides an output of the extracted amplitude component to a band separation section 23.
加算器２２は、入力された画像信号より構造成分を減算し、振幅成分を抽出して帯域分離部２３に出力する。 - 特許庁 - A multiplier 71-1 receives an I signal, multiplies the signal with a coordinate s00I of a signal point and the product is outputted to an adder 72.
受信されたＩ信号は、乗算器７１−１に入力され、信号点の座標値ｓ００_Iと乗算され、加算器７２に出力される。 - 特許庁 - The adder circuit combines coherently the signal components introduced from the sound signals and combines incoherently noise signal components on the other hand.
音声信号から導出された信号成分は、加算回路でコヒーレントに組み合わされ、一方雑音信号成分は、非コヒーレントに組み合わされる。 - 特許庁 - Multipliers 5, 6, 7, 8 and an adder 9 calculate a complex-multiplying sum Y(t) of a receiving signal vector X(t) and a weight vector W(t).
乗算器５，６，７，８および加算器９は、受信信号ベクトルＸ（ｔ）とウェイトベクトルＷ（ｔ）との複素乗算和Ｙ（ｔ）を算出する。 - 特許庁 - A discrimination section 6 discriminates coincidence between the parallel data and the reference data, within a prescribed range of permissible error on the basis of the result of the sum by the adder 5.
判定部６は、加算器５の加算結果に基づき、所定の許容誤差の範囲内でパラレルデータと参照データとの一致を判定する。 - 特許庁 - Then, an adaptive coefficient WV is read from the XV address, and input through a data interpolation means 39 to one end of an adder 9.
そしてＸＶアドレスから適応係数ＷＶがリードされ、データ補間手段３９を通じて加算器９の−端子に入力される。 - 特許庁 - A CPU restricts the correction process executed by the adder 56e after the quantity of light emitted to the imaging surface exceeds a criterion.
ＣＰＵは、撮像面に照射される光量が基準を上回った後に加算器５６ｅによって実行される補正処理を制限する。 - 特許庁 - Output of the adder 209 is converted into digital signals and inputted to a measurement signal detection circuit 2034 and a calibration detection circuit 2035.
加算器２０９の出力は、デジタル信号に変換した後、計測信号検波回路２０３４と校正検波回路２０３５に入力される。 - 特許庁 - Adders 12 and 13 add tilts 1 and 2 and the variation in the tilt for each field and the sum is fed to an adder 20 through a selector 16.
傾き１，２及び傾きの変化分は加算器１２，１３によってフィールド毎に加算し、セレクタ１６から加算器２０に供給する。 - 特許庁 - An adder 2 inputs and adds a phase error signal 9 and a preset frequency signal 11, and then outputs the step data 12 for frequency control.
加算器２は位相誤差信号９、プリセット周波数信号１１を入力加算して周波数制御用ステップデータ１２を出力する。 - 特許庁 - The array antenna assembly 100 comprises m_0 variable directivity antenna elements AN-m, a wireless receiver R-m, an adaptive controller C1, a multiplier W-m, and an adder p1.
アレーアンテナ装置100は、m_0個の指向性可変アンテナ素子AN-m、無線受信機R-m、適応制御コントローラC1、乗算器W-m及び加算器p1とを備える。 - 特許庁 - An adder (308) calculates a sum total of vectors output from the amplifiers (305-1 through 305-M), the amplifier (306) and the amplifier (307).
加算器（３０８）は増幅器（３０５−１〜３０５−Ｍ）、増幅器（３０６）および増幅器（３０７）から出力されたベクトルの総和を計算する。 - 特許庁 - The toque compensation quantity acquired by the torque compensation calculating part 14 is added to a torque command value generated by a velocity control part 4 by an adder 13.
トルク補償演算部14で得られたトルク補償量は、加算器13において、速度制御部４にて生成されたトルク指令値に加算される。 - 特許庁 - A 2nd adder circuit 30 receives other parts 32, 34 and 36 of the operands to be added together with corresponding carry-in inputs 68 and 70.
第２加算器回路３０は、加算されるべきオペランドの別の部分３２，３４，３６を、対応するキャリーイン入力６８，７０とともに受け取る。 - 特許庁 - A selector circuit 108 selects the CDS.AGC circuit 104 in the case of the field photographing, and selects the adder 107 in the case of the frame photographing.
セレクタ回路１０８は、フィールド撮影時にはＣＤＳ・ＡＧＣ回路１０４を選択し、フレーム撮影時には加算器１０７を選択する。 - 特許庁 - An adder 323 generates the third random number acquisition signal by adding the signal of the DC waveform to a second random number acquisition signal.
加算器３２３は、前記第２の乱数取得信号に直流波形の信号を付加することで第３の乱数取得信号を生成する。 - 特許庁 - A current voltage converter 7 performs current voltage conversion of an output current from the adder 4 by using impedance 5 and a buffer amplifier 6.
電流・電圧変換器７は、加算器４からの出力電流をインピーダンス５とバッファアンプ６を用いて電流・電圧変換を行う。 - 特許庁 - Signals from the device 2 and the generator 3 are added by an adder 4 and to be sent to an auxiliary controller 5 (driving unit).
これらの定電圧電源装置２とパルス発生器３の信号は、加算器４により加算されて、副制御装置（駆動ユニット）５に送られる。 - 特許庁 - Respective absolute value arithmetic means 1a to 1n generate the absolute values of inputs 1 to (n) and an adder 2 adds up the respective absolute values.
各絶対値演算手段１ａ〜１ｎが入力１〜ｎのそれぞれの絶対値を生成し、加算器２によって各絶対値を総和する。 - 特許庁 - The adder 20 adds the signals of the pixel under consideration and the signals from the overshooting suppression part 2 and outputs them as contour emphasis signals.
加算器２０は、注目画素の信号と、オーバーシュート抑制部２からの信号を加算し、これを輪郭強調信号として出力する。 - 特許庁 - An adder 26 outputs, to a control-purpose phase shifter 14, a signal formed by adding the correction signal to a signal from a phase control circuit 20.
加算器２６は、位相制御回路２０からの信号に、この補正信号を加算した信号を制御用フェーズシフタ１４に出力する。 - 特許庁 - An adder 6 adds the first demodulation signal Cb' to a delayed first demodulation signal Cb' to produce a first digital color difference signal Cb.
加算器６は、第１復調信号Ｃｂ’と遅延した第１復調信号Ｃｂ’とを加算し、第１ディジタル色差信号Ｃｂを生成する。 - 特許庁 - Thus, a single correlation detection filter 8 in matching with the output signal from the adder 7 detects the pilot tone signal 30.
そのため、加算器７の出力信号に整合した単一の相関検出用フィルタ８により、パイロットトーン信号３０の検出を行う。 - 特許庁 - Then, the reproduced signal and two or more delayed signals are multiplied by the group of coefficients by multiplication parts 104, and multiplication signals mux1 to mux5 are added by an adder.
そして、乗算部１０４にて、再生信号及び複数の遅延信号に係数群を乗算し、乗算信号mux1〜mux5を加算器で加算する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
