「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 14 15 16 17 18 19 20 21 22 .... 48 49 次へ＞- Next, a noise band extracting part 24 extracts a signal in a touch noise band from a signal outputted by the first adder 23.
次に、ノイズ帯域抽出部２４が第１の加算器２３によって出力された信号からタッチノイズ帯域の信号を抽出する。 - 特許庁 - An adder/subtractor section 124C conducts dark correction, by using a dark correction value corresponding to the current charge accumulation time selected by a selection section 124B.
選択部124Bで選択された現在の電荷蓄積時間に対応する暗補正値を用いて加減算部124Cで暗補正が行われる。 - 特許庁 - Multiplication results of the first multiplier 21, the second multiplier 25, and the third multiplier 26 are applied to an adder 22 and summed up.
第１の乗算器２１、第２の乗算器２５、第３の乗算器２６の各乗算結果は、加算器２２に供給されて加算される。 - 特許庁 - When the positive or negative impulse is detected, a multiplier 49 outputs a unit impulse with a code, and then the unit impulse is integrated in an adder 56 and a delay device 57.
検出時には、乗算器４９が符号付き単位インパルスを出力し、加算器５６及び遅延器５７において積分する。 - 特許庁 - The adder 78 sums the prediction operation results supplied from the operators 77-1 to 77-N to generate an HD image signal.
加算部７８は、予測演算部７７−１乃至７７−Ｎより供給された予測演算結果を加算し、HD画像信号を生成する。 - 特許庁 - At a WMF(whitening matched filter) 106, data symbols dc,WMF are derived from multiplication of the computation result by AH.Rn-1 at the adder 104.
ＷＭＦ１０６は、加算器１０４の演算結果に対し、Ａ^Ｈ・Ｒ_ｎ^−１を乗じ、データシンボルｄ_ｃ，ＷＭＦを導出する。 - 特許庁 - Also, in filter processing, by using carry-in of an adder before division, rounding off of a decimal point upon division is realized before division.
また、フィルタ処理において、除算前の加算器のキャリーインを用いて、除算時の小数点の四捨五入を除算前に実現する。 - 特許庁 - An adder 13 determines the duty d of a pulse signal to control transistors Q1 to Q4 by using the duty difference value Δd.
加算部１３は、デューティ変化量Δｄを利用して、トランジスタＱ１〜Ｑ４を制御するためのパルス信号のデューティｄを決定する。 - 特許庁 - A servo controller of a magnetic disk unit comprises a microactuator (MA) estimator, a VCM actuator (VCMA) controller, a filter and an adder.
磁気ディスク装置のサーボコントローラは、マイクロアクチュエータ（ＭＡ）推定器とＶＣＭアクチュエータ（ＶＣＭＡ）コントローラとフィルタと加算器とを具備する。 - 特許庁 - An adder 36 adds a noise elimination signal F1 and the adjusted edge component F2 to generate a processed luminance signal Y' of each pixel.
加算器３６は、ノイズ除去信号Ｆ１と調整済エッジ成分Ｆ２とを加算して各画素の処理済輝度信号Ｙ’を生成する。 - 特許庁 - The multipliers 32 and 33 multiply the input data by the coefficients Cn and Dn respectively, and an adder 34 adds together the outputs of both multipliers 32 and 33.
乗算器３２，３３は入力データに係数Ｃｎ，Ｄｎを乗算し、加算器３４は乗算器３２，３３の出力を加算する。 - 特許庁 - Respective multiplication result data from multipliers 145 and 147 are added by an adder 148, and an addition result is written back to the first canvas 142.
乗算器１４５，１４７からの各乗算結果データとは、加算器１４８にて加算され、第１のキャンバス１４２へと書き戻される。 - 特許庁 - An output of the equalizer is supplied to an adder (903), and the equalized signal and the error signal generated by a phase detector (102) are coupled.
等化器の出力は加算器(903)に供給され、等化された信号と位相検出器（102)が生成したエラー信号を結合する。 - 特許庁 - An adder 106 performs in-phase addition of the outputted correlation value of the circuit 103 and that of the circuit 104.
加算器１０６は、積分ダンプ回路１０３の出力相関値と積分ダンプ回路１０４の出力相関値とを同相加算する。 - 特許庁 - A full adder 218 accumulates a signal Delta (nearly Fin/Fover) for each CKover and generates a signal SH each time the result of the accumulation exceeds "1".
全加算器２１８は信号Delta（ほぼＦin／Ｆover）をＣＫover毎に累積し累積結果が「１」を超える毎に信号ＳＨを発生する。 - 特許庁 - DUAL FUNCTION GENERATING CIRCUIT FOR CARRY PROPAGATION FUNCTION, DUAL FUNCTION GENERATING CIRCUIT FOR CARRY GENERATION FUNCTION, CARRY FORESEEING CIRCUIT, AND ADDER
桁上げ伝搬関数の双対関数生成回路、桁上げ生成関数の双対関数生成回路、桁上げ先見回路および加算器 - 特許庁 - A signal processing means 1 extracts the low frequency component from the analog audio signal added by an adder 7c and provides an output of the result.
信号処理手段１は加算器７ｃで加算されたアナログオーディオ信号から低域周波数成分を抽出して出力する。 - 特許庁 - A 2-input adder 12 sequentially receives the input signals rearranged by the rearranging circuit 11, and performs an arithmetic process.
そして、２入力加算器１２は、並び替え回路１１によって並び替えられた入力信号を順次受け付けて、演算処理を行う。 - 特許庁 - An adder 38 adds integral part data to an output of the delta-sigma modulator 44 and sends the added output to the frequency divider 37.
加算器３８は、整数部データとデルタシグマ変調器４４の出力を加算し、その加算出力が分周器３７に送られる。 - 特許庁 - Each channel circuit 91 performs correlation detection and applies phase control of the DLL 102 on the basis of the output from each correlation adder.
各チャンネル回路９１は、相関加算器からの出力値に基づいて相関検出及びＤＬＬ１０２の位相制御を行う。 - 特許庁 - The resulting signals are fed to a totalizer 9, and the sum product result A of the signals is extracted at an output terminal 11 through an adder 10.
これらの信号が総和器９に供給され、この積和結果Ａが加算器１０を通じて出力端子１１に取り出される。 - 特許庁 - An adder 12 adds the second image data S2 (n) to cumulative data T1 (n) from a line memory 13, which is supplied to the line memory 13.
加算器１２は、第２の画像データＳ２（ｎ）とラインメモリ１３からの累加算データＴ１（ｎ）とを加算し、ラインメモリ１３に供給する。 - 特許庁 - An adder 105 performs anti-phase addition of the outputted correlation value of the circuit 103 and that of the circuit 104.
加算器１０５は、積分ダンプ回路１０３の出力相関値と積分ダンプ回路１０４の出力相関値とを逆相加算する。 - 特許庁 - An adder 29 adds the first pixel signal to the second pixel signal and outputs the added pixel signal as a moving image signal.
加算器２９は、第１の画素信号と第２の画素信号とを加算し、加算後の画素信号を動画用信号として出力する。 - 特許庁 - Succeedingly an adder 32 outputs an address ADDA after the offset on the basis of the address ADDB and the address offset ADDOS.
続いて、加算器３２は、そのアドレスＡＤＤＢとアドレスオフセットＡＤＤＯＳとに基づいて、オフセット後のアドレスＡＤＤＡを出力する。 - 特許庁 - A 2nd differential amplifier 2 generates positive and negative currents to be supplied to an adder 4 and stabilizes the operation of the amplifier 1.
第２差動増幅器２は、加算器４に供給する正負の電流を生成し、第１差動増幅器１の動作を安定化させる。 - 特許庁 - An adder 30 adds a signal S1 and a central frequency setting voltage S2 to output a frequency control voltage signal S3.
加算器３０は、信号Ｓ１と中心周波数設定電圧Ｓ２とを加算し周波数制御電圧信号Ｓ３を出力する。 - 特許庁 - An adder 40 corrects the target throttle opening fbTVO by adding the opening ΔfbTVO thereto, and commands a corrected target throttle opening tTVO (=fbTVO+ΔfbTVO) to a throttle valve 4a of the engine 4.
加算器40では、fbTVOをΔfbTVOの加算により補正し、補正後の目標スロットル開度tTVO（＝fbTVO＋ΔfbTVO）を、エンジン4のスロットル弁4aに指令する。 - 特許庁 - An adder 21 generates an offset detection signal Voff by adding the detection signal Vde and an offset signal Vcn.
加算器２１は、検出信号Ｖｄｅとオフセット信号Ｖｃｎとを加算することによりオフセット検出信号Ｖｏｆｆを発生する。 - 特許庁 - An adder 24L mutually adds output signals from respective multipliers 23L1 to 23L6 and outputs an added signal to a subtractor 10 as a signal SLp.
加算器２４Ｌでは、乗算器２３Ｌ_1 〜２３Ｌ_6 からの出力信号が加算され、ＳＬｐ信号として、減算器１０へ供給される。 - 特許庁 - A rounding error in the case of quantization is estimated and rounding error information err is transmitted to the subordinate information adder 9 by the rounding error estimating device 8.
丸め誤差見積器８では、量子化の際の丸め誤差を見積もり、丸め誤差情報err を付随情報付加器９に送る。 - 特許庁 - An adder 2 performs a butterfly operation of the next stage using the operation results held in the buffer and holds its operation result in the buffer 1.
アダー２は、バッファ１に保持されている演算結果を用いて次段のバタフライ演算を行い、その演算結果をバッファ１に保持する。 - 特許庁 - A signal collected by a microphone 1 is supplied to an adder 4c of an adding part 4 through a microphone amplifier 8 and a bandpass filter 3.
マイクロホン１により集音された信号がマイクアンプ８およびバンドパスフィルタ３を介して加算部４の加算器４ｃに供給される。 - 特許庁 - During the operation of the multiplier 20 and a carry preservation adder 26, an alignment shifter 34 generates an aligned value B' of an addend B.
乗算器２０と、桁上げ保存加算器２６との演算中に、アラインメントシフタ３４は加数Ｂのアラインされた値Ｂ'を生成する。 - 特許庁 - Only when the transmitter 10 is set to the STS mode, the switch 26 sends 3rd and 4th mixed time multiplex signals to the adder.
送信器１０がＳＴＳモードにある場合にのみ、スイッチ２６は、第３および第４の混合時間多重信号を加算器に送る。 - 特許庁 - The image correcting device 1 includes a brightness corrector 10 having a histogram generator 11 and a level corrector 12, and an adder processor 20.
画像補正装置１は、ヒストグラム生成部１１とレベル補正部１２とを含む輝度補正部１０と、加算処理部２０とを有する。 - 特許庁 - An adder 2 subtracts an output signal of an adaptive filter 9 from an input signal from a microphone element 1 to output a residual signal.
加算器２は、マイク素子１からの入力信号から適応フィルタ９の出力信号を差し引いて残差信号を出力する。 - 特許庁 - Thus, double-precision calculation is performed without unnecessarily increasing a bit width of the adder 123 and the accumulator 131.
従って、加算器１２３およびアキュムレータ１３１のビット幅を不要に増加させることなく、倍精度演算を実行することができる。 - 特許庁 - An adder 419 and a register 420 sum the output of the absolute value circuit 417 and the output of the absolute value circuit 418.
加算器４１９およびレジスタ４２０は、絶対値回路４１７の出力および絶対値回路４１８の出力を加算する。 - 特許庁 - An adder 222 adds the correction amount corresponding to the power data to the power data stored in the memory 24 to perform the correction.
そして、加算器２２２は、メモリ２２４に保存されたパワーデータに対して、そのパワーデータに対応する補正量を加算して補正を施す。 - 特許庁 - An adder 232 subtracts the replica signal for the user B generated by the replica generator 222 from an output signal from a delay device 202.
加算器２３２は、遅延器２０２の出力信号からレプリカ生成器２２２にて生成されたユーザＢのレプリカ信号を減算する。 - 特許庁 - At a time point (t), an adder 136-2 performs operation of adding a path metric selected by the selector 134 and the branch metric.
時刻tにおいて、加算器１３６−２は、セレクタ１３４により選択されるパスメトリックと、ブランチメトリックに対して、加算の演算を行う。 - 特許庁 - On the other hand, an ADC 1 digitizes the video signal, and an adder 5 combines the digitized video signal with the audio signals modulating the subcarrier.
一方、ビデオ信号をＡＤＣ１によりデジタル化して加算器５で、ビデオ信号とサブキャリアとされたオーディオ信号とを合成する。 - 特許庁 - A plurality of integrators 1 to 5 sequentially receive an output of the adder 11 via a subtractor 12 and a plurality of integrator outputs are obtained.
加算器１１の出力を減算器１２を介し、複数の積分器１〜５に順次入力し複数の積分出力を得る。 - 特許庁 - The adder 37 defines the initial value as zero, simply cumulatively adds the volume value of the sample point of the cardiac cavity and outputs it to a latch 38.
加算器３７は、初期値をゼロとして、心腔部のサンプル点の体積値を単純に累積加算してラッチ３８に出力する。 - 特許庁 - An adder 348 adds up results of multiplication by the multiplier unit 346 and outputs a result of addition as a filter output signal 214.
加算部３４８は、乗算部３４６で乗算した結果を加算して、その結果をフィルタ出力信号２１４として出力する。 - 特許庁 - The coding circuit 907 processes the output of the adder 906 by adaptive bit allocation coding and transforms it into high-efficiency encoded data.
符号化回路９０７は、加算器９０６の出力に適応ビット割当符号化処理を施し高能率符号化データに変換する。 - 特許庁 - The adder section 5 forms the output signal by adding the signal sent by the BPF 4 to the input signal subjected to delay by a delay section 2.
加算部５は、ＢＰＦ４より送られた信号を遅延部２による遅延を受けた入力信号に加算して出力信号とする。 - 特許庁 - In the DSP, the shifter 14 multiplies an input signal by a prescribed shift multiplication value and outputs the multiplied value to the adder 17, the adder 17 adds or subtracts the output of the shifter 14 to/from the output of the register ACC and the register ACC inputs the output of the adder 17 to perform processing for multiplying the input signal by the prescribed multiplication coefficient.
当該ＤＳＰは、シフター１４が入力信号に対して所定のシフト乗算値を乗算して加算器１７に出力し、加算器１７がシフター１７の出力とレジスタＡＣＣの出力とを加算もしくは減算し、レジスタＡＣＣが加算器１７の出力を入力するという処理を繰り返し行うことによって、前記入力信号に対して所定の乗算係数を乗算する処理を行う。 - 特許庁 - The signal voltage Va is generated by feeding back a potential V1 of an end part at the side of a current voltage-converting amplifier 15 of a voltage current-converting resistor 11 to an adder 4 of a signal voltage- generating part 1 and adding the potential V1 to a reference signal voltage Vb at the adder 4.
電圧電流変換抵抗１１の電流電圧変換アンプ１５側端部の電位Ｖ１を信号電圧生成部１の加算器４にフィードバックして、この加算器４において該電位Ｖ１を基準信号電圧Ｖｂに加算することで信号電圧Ｖａを生成する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
