「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 10 11 12 13 14 15 16 17 18 .... 48 49 次へ＞- The signal detector 7, the local oscillator 8, the switch 9 and the adder 10 correspond to a superimposing means.
これらのうち、信号検出器７と、局部発振器８と、スイッチ９と、加算器１０とが重畳手段に対応する。 - 特許庁 - A multiplier 12 and an adder 13 reduce the output frequency of V/f control in proportion to the estimated load angle.
乗算器１２と加算器１３は、推定された負荷角に比例して、Ｖ／ｆ制御の出力周波数を低減する。 - 特許庁 - The shifting part 29 shifts the phase of a signal obtained from the processing part 28 by π/2 and outputs the result to an adder 30.
シフト部２９は、処理部２８から得られた信号の位相を、π／２だけシフトして、加算器３０に出力する。 - 特許庁 - In addition, feedback connection of the output part of the delay element 4 is performed to the input part 3 of the adder 3 through the points P, Q, R.
また、遅延素子４の出力部は点Ｐ，Ｑ，Ｒを通り加算器３の入力部へフィードバック接続される。 - 特許庁 - Thus, information outputted from the clipping circuit 8 is outputted to and displayed on a CRT 21 via an adder 5.
これにより、クリッピング回路８より出力された情報が、加算器５を介してＣＲＴ２１に出力、表示される。 - 特許庁 - The adder 97 adds the first torque target value Tm^*1 and the second torque target value Tm^*2 to obtain a motor torque command value Tm.
加算器９７は、第１トルク目標値Tm^*1と第２トルク目標値Tm^*2を加え合わせてモータトルク指令値Tmとする。 - 特許庁 - The line average concentration read from the FIFO type memory S3 receiving the read command is inputted to an adder-subtracter S9.
読出し指令を受けたＦＩＦＯ型メモリＳ３から読出されたライン平均濃度は、加減算器Ｓ９に入力される。 - 特許庁 - The circuit has an absolute difference circuit 110, a first adder ADD1, a first register REG1, and a first selective circuit SEL1.
本発明の回路は、差分絶対値回路110と第一の加算器ADD1と第一のレジスタREG1と第一の選択回路SEL1とを備える。 - 特許庁 - A first adder 16 adds an output of the amplitude modulator 15 with a sum signal L+R of the L-channel and R-channel.
第１加算器１６は、振幅変調器１５の出力と、ＬチャンネルとＲチャンネルの和信号Ｌ＋Ｒを加算する。 - 特許庁 - An output selection part 305 selectively takes the output of the code applying part 303 or output of the adder 304.
出力選択部３０５は、符号付与部３０３の出力または加算器３０４の出力を選択的に取り出す。 - 特許庁 - An adder 5 adds the signal S5 in opposite polarity to the signal S4 to extract an echo residue S6 including the external noise.
加算器５は、信号Ｓ４に信号Ｓ５を逆極性で加算して外来ノイズを含むエコー残差Ｓ６を抽出する。 - 特許庁 - An operational amplifier OP1 of an adder/subtractor K1 then adds the input analog signal X and an output of the amplifier 20.
そして、加減算器Ｋ１のオペアンプＯＰ１が、入力のアナログ信号Ｘと増幅器２０の出力とを加算する。 - 特許庁 - An adder circuit 227 sums channels of the multi- channel audio signals 203 to provide 2-channel audio signals 206.
加算回路２２７では、マルチチャネルオーディオ信号２０３のチャネル同士を加算して、２チャネルオーディオ信号２０６を出力する。 - 特許庁 - An adder 34 adds the first torque command value Tm1^* and the second one Tm2^*, to calculate a torque command value.
加算器３４は、第１のトルク目標値Ｔm1^*と第２のトルク目標値Ｔm2^*とを加算して、トルク指令値を算出する。 - 特許庁 - A selector 24 selects either the output of the 1/2 shifter 23 or the output of the shift and adder 22 in accordance with control data 1/2 Mu.
セレクタ２４は制御データ1/2Muに従って1/2シフタ２３の出力またはシフト＆アダー２２の出力を選択する。 - 特許庁 - An adder 231 subtracts the replica signal for the user A generated by the replica generator 221 from the input signal.
加算器２３１は、入力信号からレプリカ生成器２２１にて生成されたユーザＡのレプリカ信号を減算する。 - 特許庁 - An adder 6 adds the speed deviation proportional component to the speed deviation integral component and outputs a torque command Tc.
加算器６が前記速度偏差比例成分と前記速度偏差積分成分を加算しトルク指令Ｔｃを出力する。 - 特許庁 - An inverse orthogonal transformation circuit 24, an adder 26 and a memory 28 restore image data from the orthogonal transformation coefficient data.
逆直交変換回路２４、加算器２６及びメモリ２８は、直交変換係数データから画像データを復元する。 - 特許庁 - Audio signals outputted by microphone arrays are phase-shifted by phase shift circuits 211A-211H and combined by an adder 212.
各マイクアレイが出力する音声信号を位相シフト回路２１１Ａ〜２１１Ｈで位相シフトし、加算器２１２で合成する。 - 特許庁 - Signals from motor constants 408U, 408V and 408W are added by an adder 806 and are set as a motor torque.
また、モータ定数４０８Ｕ、４０８Ｖ、４０８Ｗからの信号が加算器８０６で加算されてモータトルクとされる。 - 特許庁 - A DV encoder 110 carries out compression encoding on the addition output from the adder 125 and outputs DV video data.
ＤＶエンコーダ１１０は、加算器１２５からの加算出力に圧縮符号化を施してＤＶビデオデータを出力する。 - 特許庁 - Thus, a modulation signal waveform wherein said error is corrected into previous modulation signal waveform, is obtained from the adder 16.
これにより、上記の誤差が前の変調信号波形に補正された変調信号波形が加算器１６から得られる。 - 特許庁 - The adder in the ALU is generally used to compare two numbers by subtracting one from the other
ALU(演算論理機構)内の加算器は通常,一方から他方を引くことによって二つの数を比較するのに使われる - コンピューター用語辞典 - An input signal data column I is temporarily stored in a reg 12, and inputted to an adder in response to an instruction from a control means 10.
入力信号データ列Ｉを一旦reg１２に格納し、制御手段１０の指示により、加算器に入力する。 - 特許庁 - Multipliers 23a, 23b respectively square outputs of the correlator 21 and an adder 24 sums the outputs of the multipliers 23a, 23b.
乗算器２３ａ、２３ｂは、相関器２１の出力をそれぞれ２乗して、それらを加算器２４によって加算する。 - 特許庁 - An adder 9 finds the sum of the arithmetic result a2 of the square computing element 5 and the arithmetic result b2 of the square computing element 6.
加算器９は、自乗演算器５の演算結果ａ^2と、自乗演算器６の演算結果ｂ^2の和を求める。 - 特許庁 - In the same way, input data Y are also branched to two, and one input data are input through the half wave rectifying circuit 1c to the adder 3b, and the other input data are input through the half wave rectifying 1d to the adder 3b after the code is inverted.
同様に、入力データＹも２つに分岐され、一方は半波整流回路１ｃを介して加算器３ｂに入力され、もう一方は符号を反転させた後に半波整流回路１ｄを介して加算器３ｂに入力される。 - 特許庁 - The adder 9 adds an output of the lossy integrator 6 to an output of a frequency shift element 8, and an output of the adder 9 is used for an in-phase component signal YI and fed back to the frequency shift element 8 and the lossless integrator 1.
加算器９で損失積分器６の出力と周波数シフト素子８の出力を加算し、その出力を同相成分信号出力ＹＩとすると同時に周波数シフト素子８及び無損失積分器１にフィードバックする。 - 特許庁 - An output part of a carrier compensation circuit 2 that simulates a carrier leakage path of an ASK modulating part 1 and an output part of the ASK modulating part 1 are connected to an adder circuit 3, and an output part of the adder circuit 3 is connected to an output terminal T2.
ＡＳＫ変調部１の搬送波漏洩経路を模擬した搬送波補償回路２の出力部とＡＳＫ変調部１の出力部を加算回路３に接続し、加算回路３の出力部を出力端子T2に接続する。 - 特許庁 - A bi-directional cascade connecting mixer 11 adds plural input signals 1 to n (x, y)ch together by an adder 12 and adds a cascade signal Sc outputted from another mixer thereto by an adder 13 to output as a cascade output (CO).
この発明の双方向カスケード接続ミキサ１１は、複数の入力信号１〜ｎ（ｘ，ｙ）ｃｈを加算器１２で加算し、他のミキサから出力されるカスケード信号Ｓｃを加算器１３で加算し、カスケード出力（ＣＯ）として出力する。 - 特許庁 - Main data from a CIRC encoder 63 and the output of the sub code encoder 64 are mixed by an adder 69, and the output of the adder is supplied to a synchronization adding circuit 71 via an EFM modulator 70 to form the recording signal.
ＣＩＲＣエンコーダ６３からのメインデータとサブコードエンコーダ６４の出力とが加算器６９でミックスされ、加算器６９の出力がＥＦＭ変調器７０を介して同期付加回路７１に供給され、記録信号が形成される。 - 特許庁 - The adder 10 adds an output of the lossy integrator 7 to the output of the frequency shift element 8, and an output of the adder 10 is used for a quadrature component signal YQ and fed back to the frequency shift element 8 and the lossless integrator 2.
加算器１０で損失積分器７の出力と周波数シフト素子８の出力を加算し、その出力を直交成分信号出力ＹＱとすると同時に周波数シフト素子８及び無損失積分器２にフィードバックする。 - 特許庁 - In a circuit in which an adder circuit 12 combines a luminance component Y and chroma components (R-Y), (G-Y), (B-Y) of the original image to generate signals of each RGB color, a switch element 10 is provided for limiting input of the chroma components into the adder circuit 12.
原画像の輝度成分Ｙとクロマ成分（Ｒ−Ｙ），（Ｇ−Ｙ），（Ｂ−Ｙ）とを加算器１２で合成してＲＧＢ各色の信号を生成する回路において、加算器１２へのクロマ成分の入力を制限するスイッチ素子１０を設ける。 - 特許庁 - A motion compensation prediction circuit 34 outputs block data whose motion compensation is predicted to an adder 30 in the case of the motion compensation prediction mode and the adder 30 adds the motion compensation prediction data from the circuit 34 to the output data of the inverse DCT circuit 28.
動き補償予測回路３４は、動き補償予測モードの場合に、動き補償予測されたブロックデータを加算器３０に出力し、加算器３０が逆ＤＣＴ回路２８の出力データに回路３４からの動き補償予測データを加算する。 - 特許庁 - A threshold determination circuit 121 operates an alarm circuit 123, when the output value of the adder-subtractor 110 is out of a prescribed range or the amount of change in the output value of the adder-subtractor 110 over a prescribed time interval is larger than a prescribed value.
閾値判定回路１２１は、加減算器１１０の出力値が所定の範囲から外れる、又は所定の時間間隔にわたる加減算器１１０の出力値の変化量が所定の値より大きい場合にアラーム回路１２３を動作させる。 - 特許庁 - An angular velocity sensor 101 senses the shake component of a device main body, an adder 113 receives a signal in response to the sensing information and a driver 114 receiving an output of the adder 113 drives a shake correction purpose shift lens 115.
角速度センサー１０１により機器本体の振れ成分を検出し、その検出情報に応じた信号を加算器１１３に入力し、この加算器１１３の出力に従ってドライバー１１４により振れ補正用のシフトレンズ１１５を駆動する。 - 特許庁 - An adder circuit 4 adds an output of a low-pass filter 1 to an output of the high frequency component processing circuit 3, and a selection circuit 5 selects an input signal GI or an output of the adder circuit 4 on the basis of a noise range designation signal NF.
加算回路４は低域通過フィルタ１の出力と高域成分処理回路３の出力とを加算し、選択回路５がノイズ範囲指定信号ＮＦに基づいて、入力信号ＧＩ叉は加算回路４の出力を選択する。 - 特許庁 - When the input current detecting signal is less than a given input current standard value, an adder 62 and an error amplifier 66 supply a signal to the adder 54 so as to maintain the current value of the alternating current input signal at the given value.
入力電流検出信号が予め定めた入力電流基準値よりも小さいとき、交流入力信号の電流値を予め定めた値に維持するように、加算器６２、誤差増幅器６６が信号を加算器５４に供給する。 - 特許庁 - The signal source circuit includes a plurality of signal sources 3_1 to 3_N the signals of which respectively have the same period; an adder 34 for adding outputs from the signal sources; and a comparator 35 for outputting a signal whose maximum amplitude is the average of the outputs of the adder.
それぞれ同一周期を有する複数の信号源３_１〜３_Ｎと、信号源の各出力をそれぞれ加算する加算器３４と、加算器の出力の平均値を最大振幅とする信号を出力するコンパレータ３５とを備える。 - 特許庁 - The clock signal generating circuit that applies frequency- division to a system clock, is provided with an adder that sums external input data and a preceding sum result and a storage means that stores the result of sum of this adder synchronously with the system clock and supplies the output to the adder as the preceding sum result, and extracts the most significant bit of the output of the storage means as a clock signal.
システムクロックを分周してクロック信号を発生させるクロック信号発生回路において、外部入力データと前回の加算結果とを加算する加算器と、この加算器の加算結果をシステムクロックに同期して記憶し出力を加算器に前回の加算結果として供給する記憶手段とを備え、記憶手段の出力の最上位ビットをクロック信号として取り出す。 - 特許庁 - An IFFT section 103 assigns the multiplex signal from the adder section 102a1 to a subcarrier 1 whose characteristics is deteriorated and the multiplex signal from the adder section 102am to a subcarrier m whose characteristics is deteriorated respectively and assigns the multiplex signal from the adder sections 102a1-102am-1 to subcarriers 2-m-1 with excellent characteristics respectively to conduct frequency division multiplexing.
ＩＦＦＴ部１０３は、特性の劣化しているサブキャリア１およびサブキャリアｍに対して、それぞれ、加算部１０２ａ_1からの多重信号および加算部１０２ａ_mからの多重信号を割り当て、特性の良好なサブキャリア２〜サブキャリアｍ−１に対しては、それぞれ、加算部１０２ａ_2〜加算部１０２ａ_m_-1からの多重信号を割り当てて、周波数分割多重処理を行う。 - 特許庁 - An adder means 4 adds attenuated red video signal to a blue video signal to obtain a blue video signal at a post-stage.
アッテネートされた赤色映像信号は加算手段4で青色映像信号と加算されて後段の青色映像信号となる。 - 特許庁 - The output of the adder is subjected to root conversion, and thereafter the result is multiplied with an output of an ultrasonic band oscillator 7 to obtain a modulated signal.
加算器出力を平方根変換してから、超音波帯域発振器７の出力と乗じて変調信号を得る。 - 特許庁 - An adder unit 44 performs weight addition of the SR image and the enhancement image using the computed weight to generate the output image.
加算部４４は、算出された重みを用いて、ＳＲ画像とエンハンス画像とを重み付け加算し、出力画像を生成する。 - 特許庁 - Then, the value CAL is set to match an analog signal OUT from the adder 13 with a reference voltage VC.
そして、アナログ加算器１３のアナログ信号ＯＵＴが基準電圧ＶＣに一致するように、補正値ＣＡＬが設定される。 - 特許庁 - Therefore, the output of an adder 5 is smoothly changed in the neighborhood of the target value, so that the occurrence of overshoot is suppressed.
したがって、目標値近傍では、加算器５の出力が緩やかに変化するため、オーバーシュートの発生が抑制される。 - 特許庁 - The controller 16 controls the printing density of a thermal head 17 in accordance with the tone fine-adjustment value from the adder 15 during printing.
ヘッド濃度コントローラは、印刷時に加算器からのトーン微調値に基づいてサーマルヘッド１７の印刷濃度を制御する。 - 特許庁 - Multipliers 44, 46 and an adder 48 mix the original image with the OSD information on the basis of the coefficient α.
この係数αに基づいて乗算器４４、４６、及び加算器４８により原画像とＯＳＤ情報が混合される。 - 特許庁 - Then, the output signal of the filter 3 and that of the filter 4 are added with each other by an adder 5 and outputted to a transmission line.
そして、フィルタ３の出力信号と、フィルタ４の出力信号は加算器５で加算されて伝送路に出力される。 - 特許庁 - Thus, a sound output S after removing the mechanical noise N is outputted to an output terminal 7 as the output of the adder 4.
これにより加算器４の出力には、メカノイズＮの除去された音声出力Ｓ＾が出力端子７に出力される。 - 特許庁
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