「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 12 13 14 15 16 17 18 19 20 .... 48 49 次へ＞- An adder section 106 adds this signal to a signal resulting from mixing the disturbance wave to the received signal to attenuate the disturbance wave.
加算部１０６はこの信号を、妨害波が受信信号に混入してなる信号に加算し、妨害波を減衰させる。 - 特許庁 - The adder section 27 adds the low frequency component extended to 10-bits and the (s+10) bit high frequency component.
加算部２７は、１０ビットに拡張された低周波成分と遅延された（ｓ＋１０）ビットの高周波成分を加算する。 - 特許庁 - A control part of this fuel heating device is provided with a deviation computing element 7, a PI computing element 8, an adder 10 and a function generator 11.
燃料加温装置の制御部は偏差演算器７、ＰＩ演算器８、加算器１０、関数発生器１１を備えている。 - 特許庁 - An adder circuit 46 adds the rough control signal and the fine control signal to generate an added control signal.
加算回路４６は、その粗調整信号とその微調整信号との加算を行い、加算された加算調整信号を生成する。 - 特許庁 - The signals are input into a weight coefficient calculator 70 to perform complex correlation arithmetic operation between each of the signals with an output from an adder 80.
これらは重み係数演算器７０に入力され、各々加算器８０の出力との複素相関演算が行われる。 - 特許庁 - An adder 109 summates output amplitudes of the operational amplifier 104 and the frequency converter 108, and the summated signal is DC-converted.
演算増幅器１０４と周波数変換器１０８の出力振幅は加算器１０９で加算され、直流変換される。 - 特許庁 - An integrator and adder group 2 and a quantizer 3 performs delta sigma modulation and converts it into a binary quantization output signal S3.
積分器・加算器群２および量子化器３でデルタシグマ変調して２値の量子化出力信号Ｓ３に変換する。 - 特許庁 - The composited noise waveform is subtracted by an adder 16 from the original waveform to remove the hum noise from the original waveform.
合成されたノイズ波形が、加算器１６において元波形から減算されることにより、元波形からハムノイズが除去される。 - 特許庁 - The A/D converter further includes an adder Add for supplying the analog input signal to an input of the quantizer 95.
Ａ／Ｄ変換器は、量子化器９５の入力にアナログ入力信号を供給するための加算器Ａｄｄを更に含む。 - 特許庁 - Each full adder circuit has first and second data inputs, a data output, a carry input and a carry output.
前記全加算回路のそれぞれは、第１及び第２データ入力、データ出力、桁上げ入力、及び桁上げ出力を有する。 - 特許庁 - The adder 11 sums the interpolation reference data from the LPF 1 and the correction value from the multiplier 10 to provide an output of interpolation data.
加算器１１は、ＬＰＦ１からの補間基準データと、乗算器１０からの補正値とを加算し補間データを出力する。 - 特許庁 - An adder 106f subtracts the pseudo echo r(t) from the digital transmission audio signal y(t) to obtain a residual signal e(t).
加算器１０６ｆは、ディジタル送信音声信号ｙ（ｔ）から擬似エコーｒ（ｔ）を減算して残差信号ｅ（ｔ）を得る。 - 特許庁 - The output of the adder 19 corrected in response to the gradient b(k) represents the bias a(k) of the propagation path characteristics of the slot.
加算器１９の出力に、傾きｂ（ｋ）に応じた補正をした値が、そのスロットの伝搬路特性のバイアス値ａ（ｋ）となる。 - 特許庁 - An adder 7 uses a setting signal of a local oscillation source 20 as a control signal given to a first voltage-controlled oscillator 4.
加算器７は、第１の電圧制御発振器４への制御信号として、局部発振源２０の設定信号を用いる。 - 特許庁 - An adder 43 adds the weighted edge component E2 to the input luminance signal Y0 to produce an output luminance signal Y2.
加算器４３は、入力輝度信号Ｙ０に加重付エッジ成分Ｅ２を加算して、出力輝度信号Ｙ２を生成する。 - 特許庁 - An adder circuit 34 sums the 2nd correction voltage AV2 to a sawtooth wave voltage SV of a sawtooth wave voltage generating circuit 2.
加算回路３４は第２の補正電圧ＡＶ２をのこぎり波電圧発生回路２ののこぎり波電圧ＳＶに加算する。 - 特許庁 - A matching filter 202-1 detects the correction between an output signal from the adder 201-1 and a spread code assigned to the user 1.
整合フィルタ２０２-1は、加算器２０１-1の出力信号とユーザ１に割り当てられた拡散コードとの相関を検出する。 - 特許庁 - An adder section 5 sums the result of multiplication by M pixels each and adds the result of sum to the result of sum in a preceding line.
加算部５は、Ｍ画素毎に上記乗算結果を加算しその加算結果と前ラインでの加算結果とを加算する。 - 特許庁 - The semiconductor integrated circuit includes a digital control oscillator, a counter, a time digital converter, an adder, and a control signal generating part.
半導体集積回路は、デジタル制御発振器と、カウンタと、時間デジタル変換器と、加算器と、制御信号生成部と、を備える。 - 特許庁 - The output detection voltage VQD is added to a feedback voltage VFB1 at an adder CB and input into a comparator CMP1.
取り出した検知電圧ＶＱＤは加算器ＣＢで帰還電圧ＶＦＢ１と加算され、コンパレータＣＭＰ１に入力される。 - 特許庁 - The correction signal for peak suppression is added to a data signal converted to a time waveform by inverse Fourier transform by an adder 104.
逆フーリエ変換して時間波形に変換したデータ信号に、ピーク抑圧用補正信号を加算器（１０４）で加算する。 - 特許庁 - A decimal number adder 24 adds the signal Cin [7:0] to the signal Din [7:0], and outputs the sum as a signal BcdFaOut [7:0].
１０進数加算器２４は信号Ｃｉｎ［７：０］と信号Ｄｉｎ［７：０］とを加算し、その和を信号ＢｃｄＦａＯｕｔ［７：０］として出力する。 - 特許庁 - A limiter 35 limits the second torque target value Tm2^* in such a way that the value becomes a prescribed level or lower and outputs it to an adder 34.
リミッタ３５は、第２のトルク目標値Ｔm2^*が所定の大きさ以下になるように制限して、加算器３４に出力する。 - 特許庁 - A selector 21 inputs the initial version-number and the initial version-number plus 1 output by the adder 20 and outputs one of them.
セレクタ２１は、初期版数と、加算器２０が出力する初期版数＋１とを入力し、そのうちの何れかを出力する。 - 特許庁 - An inputted base band phase signal is supplied to a frequency error detecting part 11 and supplied to an adder 15.
入力されたベースバンド位相信号は、周波数誤差検出部１１に供給されるとともに、加算器１５に供給される。 - 特許庁 - A selector 316 selects any of the correction data Ha-Hf based on an address signal ADR and outputs them to an adder circuit 312.
セレクタ３１６はアドレス信号ＡＤＲに基づいて補正データＨａ〜Ｈｆを選択して加算回路３１２に出力する。 - 特許庁 - The character information is applied to a video monitor 40 via an adder 36 and a video output terminal 38 to display video.
その文字情報は、加算器３６及び映像出力端子３８を介して映像モニタ４０に印加され、映像表示される。 - 特許庁 - A multi- tap delay circuit 22L delays a signal inputted through the adder 21L and outputs the delayed signal.
マルチタップ遅延回路２２Ｌは、加算器２１Ｌを介して入力された信号に対して遅延を施した後、出力するものである。 - 特許庁 - Thus, the adder 18 adds those signals together to widen the frequency band of the input signal Sin to the low frequency side as well.
加算器１８が、これらの信号を加算することにより入力信号Ｓinの周波数帯域は、低帯域側にも広がる。 - 特許庁 - A signal obtained by adding modulation outputs of one group by an adder 5_1 is supplied as an I channel to a transmitting part 6, and a signal obtained by adding modulation outputs of the other group by an adder 5_2 is supplied as a Q channel to the transmitting part 6.
一方のグループの変調出力を加算器５_1で加算した信号がＩチャンネルとして送信部６に対して供給され、他方のグループの変調出力を加算器５_2で加算した信号がＱチャンネルとして送信部６に対して供給される。 - 特許庁 - In the signal receiving and phase regulating adder part 56 of thus simplified constitution, a value matching a signal receiving focus point which becomes deeper as a corresponding group is farther from a signal receiving opening center is set for the delay adder 76 as a delay time difference between the two channels.
これらにより構成が簡素化された受信整相加算部５６において、遅延加算器７６には２チャネル間の遅延時間差として、対応するグループが受信開口中心から遠いほど深い受信フォーカス点に適合した値が設定される。 - 特許庁 - The speed control system 10 is composed of a normative model setting instrument 11, an acceleration feedforward compensating means 12, a subtracted 13, a speed controller 14, an adder 15, an adder 16, an estimated load disturbance feedforward compensating means 18, and an inertia identification means 19.
速度制御装置１０は、規範モデル設定器１１、加速度フィードフォワード補償手段１２、減算器１３、速度制御器１４、加算器１５、加算器１６、推定負荷外乱フィードフォワード補償手段１８、イナーシャ同定手段１９により構成されている。 - 特許庁 - An adder 60 is supplied with the one-stage prior voltage data outputted from the delay circuit 50, and is also supplied with gradually supplied voltage data, and the adder 60 sums these voltage data and outputs them to an output terminal (B).
加算器６０には、遅延回路５０から出力された１段分時間前の電圧データが供給されると共に、徐々に供給される電圧データとが供給され、加算回路６０でこれらの電圧データを加算して、出力端子（Ｂ）に出力する。 - 特許庁 - A weighting circuit 42 applies coloring processing to the element image corresponding to the phase and outputs it to an adder 44, and the last element history image recorded in a history 3D memory 46 is added to the latest element image in the adder 44.
重み付け回路４２は、要素画像に対して、その時相に対応した色付け処理を行って加算器４４に出力し、加算器４４において最新の要素画像に履歴用３Ｄメモリ４６に記録されている過去の要素履歴画像が加算される。 - 特許庁 - An adder 26 calculates a cyclic address by (A+|C|)-M in the case the addressing of the adding direction or by (A-|C|)+M in the case of addressing of the subtracting direction and whether a cyclic condition is formed or not is judged by using a value calculated by an adder 28.
加算器２６で、加算方向のアドレシングであれば（Ａ＋｜Ｃ｜）−Ｍ、減算方向のアドレシングであれば（Ａ−｜Ｃ｜）＋Ｍによって巡回アドレスを算出するとともに、加算器２８で算出した値を用いて巡回条件成立か否かを判定する。 - 特許庁 - The m+1-th integration of the wave detection output is performed by the adder 21, and the first wave detection output integrated for m-times is read from the RAM 20 and subtracted from the output of the adder 21 by a subtracter 22.
加算器２１により検波出力のｍ＋１回目の積算が行われると共に、加算器２１およびレジスタ２３によりｍ回分積算された最初の検波出力がＲＡＭ２０から読み出され、減算器２２により加算器２１の出力から減算される。 - 特許庁 - The operation is carried out through an information adder 4 of a printer interface disposed between the host computer 1 and the printer 5, and means for processing the extra information from the information adder 4 through the host computer 1 as the control information of the printer 5.
ホストコンピュータ１とプリンタ５との間に配置されたプリンタインタフェースの情報追加装置４、情報追加装置４からの追加情報をホストコンピュータ１で処理してプリンタ５の制御情報とする情報処理手段を介して上記動作を行う。 - 特許庁 - To propose an analog voltage adder circuit capable of suppressing a drop of a common mode level of an output and to provide an analog voltage adder circuit capable of easily setting a coefficient when multiplying analog voltage by a coefficient and adding them.
出力のコモンモードレベルの低下を抑制することのできるアナログ電圧加算回路を提案し、併せて、またアナログ電圧に係数を乗算して加算するときに、係数の設定を容易に行なうことのできるアナログ電圧加算回路を提案するものである。 - 特許庁 - A sound signal input without missing fundamental processing is added to the sound signal for reproduction in an adder 13, and a sound signal component lower than 300 Hz is cut in a high-pass filter 16, and the sound signal is further added to a tone signal in an adder 12.
ミッシング・ファンダメンタル処理無しに入力した音声信号と、再現用音声信号とは、加算器１３において加算され、ハイパス・フィルタ１６において３００Ｈｚ未満の音声信号成分をカットされ、さらに、加算器１２において、トーン信号と加算される。 - 特許庁 - To provide a carry look ahead adder whose computation time is shortened by inputting a carry input Cin from a low-order digit group to the final stage of the carry look ahead adder and reducing the computational quantity after the carry input Cin.
下位桁グループからの桁上げ入力Ｃｉｎの入力を桁上げ先見加算器の最終段に入力させ、桁上げ入力Ｃｉｎの入力以降の演算量を減少させ、演算時間をさらに高速化させた桁上げ先見加算器を提供する。 - 特許庁 - Whispering voice data outputted from a whispering voice input part 10 and delayed voice data outputted from a delay device 12 are given to an adder 11, and the adder 11 adds these data to output the additional result.
加算器１１へは、ささやき音声入力部１０から出力されるささやき音声データと、遅延器１２から出力される遅延した音声データとが与えられ、加算器１１は、それらささやき音声データと、遅延した音声データとを互いに加算して出力する。 - 特許庁 - The error diffusion device 300R is equipped with an error adder 1, a final error divider 2, an error selector 3, and a switching controller 4.
誤差拡散装置３００Ｒは、誤差加算器１、最終誤差分割器２、誤差選択器３および切替制御器４を備える。 - 特許庁 - The adder 4 adds the correction data to the current image data inputted from the signal source 1 and outputs an added value to a source driver.
加算器４は、信号源１から入力される現在の画像データに補正データを加算して、加算結果をソースドライバに出力する。 - 特許庁 - To reduce costs by simplifying the structure of a wave transmitter/ receiver, by miniaturizing a cable, a transmission/reception switching part and an adder, and by reducing their scale.
送受波器構造の単純化、ケーブル，送受切換部及び加算器の小型化，小規模化をはかって、これらを低コスト化する。 - 特許庁 - The adder section 7 adds the signal fed from the variable HPF 6 to the input signal delayed by a delay section 2 to provide an output signal.
加算部７は、可変ＨＰＦ６が送る信号を遅延部２により遅延された入力信号に加算して出力信号とする。 - 特許庁 - Properties of the logarithmic domain are exploited to replace the complex multiplier of a conventional VGA 132 with a simple and relatively inexpensive adder 306.
対数の特性を使用して、従来のディジタルＶＧＡ１３２の複雑な乗算器を単純でコスト安の加算器３０６に代える。 - 特許庁 - In an adder 46, the number of isolated points in each of the large blocks from the number of isolated points calculated by each of the sections 41 to 45.
加算器４６では，各孤立点数カウント部にて算出された孤立点数から大ブロック中の孤立点数が算出される。 - 特許庁 - Also, this substantial gate 3 stage 00 cut adder can be obtained by making it unnecessary to provide any diode by complicating an input line of an AND gate which transmits the carry signal.
又桁上信号を送るＡＮＤゲートの入力線を複数にしてダイオードを不要にして真実、実質ゲート３段にした。 - 特許庁 - An output terminal of the CD player 1 is connected in parallel with an 'adder 9' and a 'series circuit consisting of a band- pass filter 14 and a sbutractor 15'.
ＣＤプレーヤ１の出力端は、「加算器９」と「バンドパスフィルタ１４と引算器１５の直列回路」に並列的に接続される。 - 特許庁 - The first adder 17 multiplies the total current value by the load line impedance set value to operate the voltage drop value of a load line.
第１乗算器１７は合計電流値と負荷線路インピーダンス設定値とを乗算して負荷線路の電圧降下値を演算する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
