「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 9 10 11 12 13 14 15 16 17 .... 48 49 次へ＞- The NCO (numerical control oscillator) 5 is equipped with the adder 1, 2, the register 3, and the memory 4, while the phase comparing circuit 6 inputs the sinusoidal wave data 14 and a PLL signal 7 from the NCO5, and outputs the phase error signal 9 to the adder 2.
ＮＣＯ（数値制御発振器）５は加算器１，２、レジスタ３、メモリ４を備え、位相比較回路６はＮＣＯ５からの正弦波データ１４、ＰＬＬ信号７を入力し、加算器２に位相誤差信号９を出力する。 - 特許庁 - A transmission circuit that supplies the analogue input signal to an input of the adder while reduces the effect on the input of the resonator that is caused by spike noise of the quantizer is interposed between the input of a second adder and the input of the resonator.
アナログ入力信号を加算器の入力に供給する一方、量子化器のスパイクノイズによる共振器の入力への影響を低減する伝達回路を第２加算器の入力と共振器の入力との間に含む。 - 特許庁 - After a series of the operations above, an adder 403 sums output values of latches 404, 405 and a 1/2 circuit 406 halves the result of sum and thereafter the halved result is given to an adder 300 to carry out offset compensation.
この一連の動作の後、ラッチ４０４とラッチ４０５夫々の値を加算器４０６で加算し、その結果を１／２回路４０６で１／２にした後、その結果を加算器３００に入力することでオフセット補償を行う。 - 特許庁 - The audio mixing device includes: a digital adder for adding up a plurality of PDM signals that are respective conversions of a plurality of digital audio signals; a DA converter for DA-converting a digital audio signal output from the digital adder to output an analog audio signal; and synchronization circuits disposed prior to the digital adder to output the plurality of digital audio signals to the digital adder synchronously via the same predetermined synchronization timing clock.
オーディオミキシング装置は、複数のディジタルオーディオ信号からそれぞれ変換された複数のＰＤＭ信号を加算するディジタル加算器と、上記ディジタル加算器から出力されるディジタルオーディオ信号をアナログオーディオ信号にＤＡ変換して出力するＤＡ変換器と、上記ディジタル加算器の前段に設けられ、複数のディジタルオーディオ信号をそれぞれ、所定の同一の同期化タイミングクロックを用いて互いに同期化して上記ディジタル加算器に出力する同期化回路を備えた。 - 特許庁 - One of holders 2 and 3 is selected, inputted to the adder and outputted as phase information by the selector 4.
選択装置４は、保持装置２，３の一方を選択して加算器１に入力し、位相情報として出力する。 - 特許庁 - Sharing the use of components makes it possible to reduce the multiplier, adder circuit, and the like, thereby reducing the power consumption.
構成要素を共用することにより、乗算器や加算回路などを減らして電力消費を低くすることができる。 - 特許庁 - An adder 18-5 adds this on-dot position, and the counts of a line counter 18-6 and a frame counter 18-7.
足し算部１８−５はこのオンドット位置とラインカウンタ１８−６、フレームカウンタ１８−７の計数値とを加算する。 - 特許庁 - Each communication device is provided with a control section 23, a plurality of grain control amplifiers 26 and an adder 27.
各通話装置に、制御部２３と、話者に応じて複数設けられたゲインコントロールアンプ２６と、加算器２７とを設ける。 - 特許庁 - Only by preparing a logical circuit according to a method of subtraction of binary numbers, high-speed subtraction is achieved with a NOT gate and an adder.
２進数の引き算の方法に従って論理回路をつくればＮＯＴゲートと加算器で高速の引き算ができる。 - 特許庁 - The adder is provided with a plurality of calculation stages, each of which is related to one or more bit positions.
本発明の加算器は、各々が一つあるいはそれ以上のビット位置と関連する複数の計算段を備える。 - 特許庁 - After the lapse of a fixed time, the switch 24 between the cancel circuit 23 and the adder circuit 26 is turned off by the time constant circuit 25.
時定数回路２５により一定時間後、キャンセル回路２３と足し算回路２６の間にあるスイッチ２４をOFFする。 - 特許庁 - When no carry is generated, a cumulative product sum value outputted from the second two-input adder 14 is outputted.
キャリーが発生していなかった場合、第２の２入力加算器１４の出力値である積和累積値を出力する。 - 特許庁 - The time data is converted into synthetic voice data representing a time by the voice synthesis unit 18 and given to an adder 21.
時刻データは、音声合成部１８で時刻を表す合成音声データに変換され、加算器２１に与えられる。 - 特許庁 - An adder 104 performs summing of lower bits and based on the result, a summer 105 performs summing of higher bits.
加算器１０４は下位ビットの加算を実行し、この結果に基づいて加算器１０５は上位ビットの加算を実行する。 - 特許庁 - The first adder ADD1 receives and adds the absolute difference data and first accumulative data and outputs a first sum.
第一の加算器ADD1は前記差分絶対値データと第一の累計データとを受け取り加算し、第一の和を出力する。 - 特許庁 - An adder mean 3 digitally adds digital data provided from the sinusoidal wave data output means (1a, 1b,...).
加算手段３は、正弦波データ出力手段（１ａ、１ｂ、…）により出力されたデジタルデータをデジタル領域で加算する。 - 特許庁 - Then, an adder 4 performs addition processing of a signal obtained by delaying the input image signal for a prescribed time and the correction data.
そして、入力映像信号を所定時間遅延した信号と補正データとが加算器４で加算処理される。 - 特許庁 - A time information adder 7 adds a time stamp to the packet data, and a 1394-bus processor 8 transmits the data.
そして時間情報付加部７がパケットデータにタイムスタンプを付加して１３９４バス処理部８よりデータを伝送する。 - 特許庁 - An adder 101 adds image data L1 and L2 for the filter, and the added result is outputted to a coefficient changeover multiplier 22.
加算器１０１は、フィルタ用画像データＬ１，Ｌ２を加算して加算結果を係数切替掛算器２２に出力する。 - 特許庁 - To provide a method which modifies a group of full adder circuits to compute a logic function of a set number of input bits.
全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。 - 特許庁 - The sensor 16 detects the vibration or sound output of the loudspeaker 15, and outputs a detecting signal to the adder 12.
センサ１６は、スピーカ１５の振動もしくは音響出力を検出して加算器１２に検出信号を出力する。 - 特許庁 - One-bit delay adder circuits 44 and 46 perform delay addition to produce a pulse with 3-bit width.
さらに、１ビット遅延加算回路４４，４６によって遅延加算処理を行うことで、３ビット幅をもつパルスが生成される。 - 特許庁 - The calculator 54 forms a filter coefficient to be used in the filter 53 from the output of the adder 55.
係数算出器５４は雑音付加器５５の出力から打ち消しフィルタ５３で用いるフィルタ係数を作成する。 - 特許庁 - A nonlinear conversion circuit 9 applies nonlinear conversion to an output of the adder circuit 8 to provide a motion detection signal.
非線形変換回路９は、加算回路８の出力を非線形変換して動き検出信号を出力する。 - 特許庁 - Also, an adder for adding the money amounts of the merchandise whose merchandise codes are read by the code reader 22 for the customer is provided.
また、客用コード読取装置２２により商品コードが読取られた商品の金額を合計する加算器を設ける。 - 特許庁 - An adder circuit 21 sums signals whose frequency is multiplied by a frequency double circuit 13 and a frequency quadruple circuit 14.
２倍周回路１３と４倍周回路１４により倍周された信号は、加算回路２１により合成される。 - 特許庁 - A horizontal outline correction section 26 receives the output signal of the weighting adder 22 and generates a horizontal outline correction signal.
水平輪郭補正部２６は、加重加算器２２の出力信号を受けて水平輪郭補正信号を生成する。 - 特許庁 - The portable terminal device 10 includes first and second housings 20 and 30, a torque adder 41a and a flexible pad 50.
携帯端末装置１０は、第１及び第２筐体２０，３０、トルク付加装置４１ａ及び弾性パッド５０を備える。 - 特許庁 - Based on said timing, the power measuring signal adder 202 adds a power measuring signal to the termination of the data signal.
そのタイミングに基づいて電力測定信号付加部２０２は、データ信号の終端に電力測定信号を付加する。 - 特許庁 - The counter output is added by an adder 15 to inputted digital data to obtain actions similar to fade-in and fade-out.
このカウンタ出力は加算器１５で入力されるデジタルデータと加算され、フェードイン、フェードアウトと同様の作用をする。 - 特許庁 - The interrogator 20 adds this feedback signal to transmit data 2a by an adder 12 to obtain a modulated signal 2b.
質問機２０では、このフィードバック信号を加算機１２により送信データ２ａに加算して変調信号２ｂとする。 - 特許庁 - The voltage bias circuit is provided with a peak detector 12 and a power source 9 for supplying each output to an adder 13.
電圧バイアス回路は、ピーク検出器１２と、合算器１３に各出力を供給する電源９とを有する。 - 特許庁 - The multiplier 103 multiplies the data of the input signal with the tap coefficient and outputs the product to an adder 108.
乗算器１０３では、入力信号のデータとタップ係数とが乗算されて加算器１０８に出力される。 - 特許庁 - An adder section 42 sums a weighted mean Ea corresponding to a processing object pixel, the second order differential value Ed, and the errors e.
加算部４２では、処理対象画素に対応する重み付け平均Ｅａと、２階微分Ｅｄと、誤差ｅを加算する。 - 特許庁 - A defective pixel detection means 7 receives this signal via 1H delay circuits 51-53, an adder circuit 11, and LPFs 61-63.
この信号は１Ｈ遅延回路51〜53、加算回路11、ＬＰＦ61〜63を経て欠陥画素検出手段７に入力される。 - 特許庁 - The differential unit 5 generates displacement components which are the difference of the signals, and the adder 6 generates sum components of the signals.
差分器５では各信号の差である変位成分が生成され、加算器６では各信号の和成分が生成される。 - 特許庁 - The adder 4 adds the current from the amplifier 1 to the current from the amplifier 2.
加算器４は、第１差動増幅器１からの電流と、第２差動増幅器２からの電流の加算を行うものである。 - 特許庁 - To provide a dual concurrent pipeline floating point adder unit shortening arithmetic delay time in a short path.
ショートパスにおける演算遅延時間を短縮した二重並行パイプライン浮動小数点加算器ユニットを提供する。 - 特許庁 - A value resulting from applying low pass filter processing to the output of the adder 20 represents the gradient b(k) of the propagation path characteristics of the slot.
加算器２０の出力を低域通過フィルタ処理した値が、そのスロットの伝搬路特性の傾きｂ（ｋ）となる。 - 特許庁 - A frequency divider 11 frequency-divides an optional frequency signal ck by using a result calculated by an adder 11 as a frequency-division number.
分周器１１は加算器１１で求められた結果を分周数として任意周波数信号ｃｋを分周する。 - 特許庁 - An adder 103 corrects the second image data inputted into the aligner 19 by using this correction.
そして、加算器１０３が、この補正量を用いて、露光装置１９に入力される第２の画像データを補正する。 - 特許庁 - To reduce the number of data to be input to an adder, and to increase the arithmetic speed of a multiplier.
加算器に入力されるデータ数を減らし、しかも乗算装置の演算速度を高速化することが目的とされる。 - 特許庁 - The output of the adder circuit is read by the signal line.
画素のうちの２画素以上の信号を加算する加算回路１０を更に備え、加算回路の出力が信号線に読み出される。 - 特許庁 - To provide a high-speed and area saving adder circuit for adding the binary number of (n) digits, the binary number of one digit and a constant '1'.
ｎ桁の２進数と１桁の２進数と定数１を加算する、高速かつ省面積の加算回路の提供。 - 特許庁 - An adder 96 adds multiplication results from the multiplier 94 for the same n-value among the reception weight vectors.
加算部９６は、受信ウエイトベクトルのうちで同一のｎの値に対する乗算部９４の乗算結果を加算する。 - 特許庁 - An adder 10 finds the sum of the arithmetic result c2 of the square computing element 7 and the arithmetic result d2 of the square computing element 8.
加算器１０は、自乗演算器７の演算結果ｃ^2と、自乗演算器８の演算結果ｄ^2の和を求める。 - 特許庁 - An adder 31 sums output values of the multipliers 34, 35 to obtain a present output value.
そして乗算器３４，３５のそれぞれの出力値を加算器３１にて加算することで、現在の出力値を求める。 - 特許庁 - An adder section 17 accumulates the points with an operation detection signal from an operation detection section 15 and stores the accumulated points to a memory 18.
加算部17は、操作検出部15からの操作検出信号によってポイントを累積加算しメモリ18に記憶させる。 - 特許庁 - The circuit adopts a method where a write address register 16 and an adder 17 are combined and the write address is increased by 32+1 each.
書き込みアドレスレジスタ１６と加算器１７を組み合わせ、書き込みアドレスが３２＋１づつ増加する方法をとる。 - 特許庁 - An adder circuit 6 adds image data of each scanning period from the line sensor 8 for each pixel.
加算回路６は、前記所定期間において、ラインセンサ３からの各走査周期の画像データを各画素ごとに加算する。 - 特許庁
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