「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 7 8 9 10 11 12 13 14 15 .... 48 49 次へ＞- Further, an adder 55 adds the pixel under consideration and the multiplied value to edge-emphasize the pixel under consideration.
また、加算器５５は、注目画素と乗算された値とを加算して、これにより注目画素をエッジ強調する。 - 特許庁 - On the other hand, the adjacent data are mutually added by an adder 12 and an average value is obtained from the added value by a 1/2 circuit 18.
一方、加算器１２では隣接するデータの加算を行い、これを１／２回路１８で平均値とする。 - 特許庁 - To display a level meter with a small circuit scale without using a multiplier or an adder in a level meter display device.
レベルメータ表示装置において、乗算器や加算器を使わず、小さな回路規模でレベルメータの表示を行なう。 - 特許庁 - In the additional information adder 11, additional information is added at the addition level corresponding to the over addition information (k).
付随情報付加器１１において、過付加情報 k に応じた付加レベルで付随情報の付加を行なう。 - 特許庁 - An adder 103 corrects the second image data input to the exposure unit 19 by using the correction amount.
加算器１０３は、この補正量を用いて、露光装置１９に入力される第２の画像データを補正する。 - 特許庁 - An adder 32 adds an output of the multiplier 36 to an integration input from an input terminal 31.
乗算器３６の出力が加算器３２によって、入力端子３１からの積分入力と加算される。 - 特許庁 - A difference between a reception signal inputted into a terminal 51 and a reception signal estimated value is determined by an adder 52.
端子５１に入力される受信信号は加算器５２にて受信信号推定値との差が求められる。 - 特許庁 - The formed floating-point addition instruction is computed using a floating-point adder/subtractor of the verification object (S5).
作成した浮動小数点加算命令を検証対象の浮動小数点加減算器を用いて演算する(S5)。 - 特許庁 - Each LED of LED 23 is driven by a display control signal output from the adder circuit 44.
ＬＥＤ２３の各ＬＥＤが加算回路４４から出力される表示制御信号によって駆動される。 - 特許庁 - A signal source 1 outputs an image data to a frame memory 2, a look up table (LUT) 3 and an adder 4 for every one frame.
信号源１は、１フレーム毎に、フレームメモリ２とＬＵＴ３と加算器４に画像データを出力する。 - 特許庁 - An imaging apparatus 100 includes a flash determination section 104, a frame information adder 102 and a controller 105.
撮像装置１００は、フラッシュ判定部１０４と、フレーム情報付加部１０２と、制御部１０５と、を備えている。 - 特許庁 - A pixel signal input into the receiver 11 is input into the pixel signal adder 12 via a DRAM 23.
受信部１１に入力された画素信号をＤＲＡＭ２３を介して画素信号加算部１２に入力する。 - 特許庁 - A CPU 24 outputs transmission data to an adder 26 and outputs a state notice signal to a modulator 28.
ＣＰＵ２４は送信データを加算器２６に出力し、状態通知信号を変調器２８に出力する。 - 特許庁 - A rear step logical block in an adder which combines a saturation selection control signal and a sum generation signal is prepared.
飽和選択制御信号と和生成信号とを組み合わせる、加算器内の後段論理ブロックを設ける。 - 特許庁 - An adder 14 adds the outputs of the registers 9 and 10 and a constant value '1' and outputs an addition result 16.
加算器１４はレジスタ９，１０の出力と定数値“１”とを加算し加算結果１６を出力する。 - 特許庁 - The adaptive filter 6-i corrects a filter coefficient so that the output power from the adder 5-i becomes small.
適応フィルタ６−ｉは加算器５−ｉの出力電力が小さくなるようにフィルタ係数を修正する。 - 特許庁 - The calculation result with positive and negative polarities being reversed is added to the output of a compensator 201 by using an adder 505.
この計算結果は正負の極性が反転され、加算器５０５で補償器２０１の出力と加算される。 - 特許庁 - Each configuration element of the amplifier 2 and the adder 4 is composed of a MOS transistor other than a resistance.
第２差動増幅器２と加算器４の各構成素子は、抵抗以外のＭＯＳトランジスタで構成されている。 - 特許庁 - A magnetic field cancel coil power source 19 adds an output signal of an adder 17 and the signal ΔIC and outputs the resultant signal.
磁場キャンセルコイル電源１９は、加算器１７の出力信号と信号ΔＩ__Cを加算して出力する。 - 特許庁 - The diversity device 10 is provided with antennas 11 and 13, SAW elements 12 and 14 and an adder 15.
ダイバーシチ装置１０は、アンテナ１１，１３、ＳＡＷ素子１２，１４および加算器１５から構成されている。 - 特許庁 - An adder 20 outputs a value obtained by adding 1 to the initial version-number output by the initial version-number information 13.
加算器２０は、初期版数情報１３が出力する初期版数に１を加算した値を出力する。 - 特許庁 - An adder 9 adds output of the first EXOR circuit and inverse output of the second EXOR together.
加算器９は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。 - 特許庁 - The SAW elements 12 and 14 delay the electric signals by prescribed delay time and output them to the adder 15.
ＳＡＷ素子１２，１４は、電気信号を所定の遅延時間だけ遅延して加算器１５に出力する。 - 特許庁 - The instruction current value generation part 30 includes: an instruction current increase/decrease amount calculation part 30A and an adder 30B.
指示電流値生成部３０は、指示電流増減量演算部３０Ａと加算器３０Ｂとを含んでいる。 - 特許庁 - An adder 16 adds the input audio signal and the output signal of each of the variable gain amplifiers 14.
加算器１６は、入力オーディオ信号と可変利得増幅器１４それぞれの出力信号を加算する。 - 特許庁 - An adder 66 removes a signal of an object reception station from S_I2, S_Q2 to extract an image signal.
一方、加算器６６はＳ_Ｉ２，Ｓ_Ｑ２から目的受信局の信号を除去しイメージ信号を抽出する。 - 特許庁 - The voltage adder 10 adds a prescribed voltage to the voltage converter 5, the amplifier 7, and the integral section 8.
電圧加算部１０は、電圧変換部５、増幅手段７及び積分部８に所定電圧Ｋを加算する。 - 特許庁 - The adder section 904 creates impulse response data D909 by adding band echo diagram data D908.
加算部９０４は、帯域エコーダイアグラムデータＤ９０８を加算してインパルス応答データＤ９０９を作成する。 - 特許庁 - The other end of the first impedance 4 and that of the second impedance 7 are connected to the input of the adder circuit 5.
第１インピーダンス４の他端と第２インピーダンス７の他端とは加算回路５の入力に接続される。 - 特許庁 - An adder calculates an input signal and an offset cancel signal, and outputs the processed results as an output signal.
加算器は、入力信号とオフセットキャンセル信号とを演算し、演算結果を出力信号として出力する。 - 特許庁 - An adder 15 adds the outputs of the registers 11 and 12 and the constant value '1' and outputs an addition result 17.
加算器１５はレジスタ１１，１２の出力と定数値“１”とを加算し加算結果１７を出力する。 - 特許庁 - The attenuated signal is added to the I signal by an adder 23 and is output from an output terminal T3.
減衰された信号は、加算器２３でＩ信号と加算されて出力端子Ｔ３より出力される。 - 特許庁 - Outputs of the coefficient multiplier 2 and envelope unit 3 are added together by an adder 4 and inputted to a level control unit 5.
係数器２と包絡線器３の出力は加算器４で加算され、レベル制御器５に入力される。 - 特許庁 - The attenuated signal is added to the Q signal by an adder 24 and is output from an output terminal T4.
また、減衰された信号は、加算器２４でＱ信号と加算され、出力端子Ｔ４より出力される。 - 特許庁 - The addition rate of the adder 23 is set by the resistances Rs1 and Rs2 for deciding the constant currents I1 and I2.
加算器２３での加算比率は、定電流Ｉ１，Ｉ２を決める抵抗Ｒｓ１，Ｒｓ２によって設定される。 - 特許庁 - An adder 106 adds the high frequency components to a luminance signal to be a base to make a final luminance signal.
この高周波成分は、加算器１０６で、ベースとなる輝度信号に加算され、最終的な輝度信号とする。 - 特許庁 - These absolute values are added by an adder 14 and multiplied by a value c' from a terminal 16 by a multiplier 15.
これらの絶対値が加算器１４で加算されて乗算器１５で端子１６からの値ｃ′が乗算される。 - 特許庁 - The adder 132 adds each amplified sound pickup signal to generates a directivity control sound pickup signal.
加算器１３２は、増幅された各収音信号を加算することで指向性制御収音信号を生成する。 - 特許庁 - An adder 20 combines an analog signal to be digitized with the dither signal and supplies a resultant signal to the ADC 16.
加算器２０がデジタル化されるアナログ信号とディザ信号とを組み合わせて、ＡＤＣ１６に供給する。 - 特許庁 - An adder 34 adds the T (L) to an original lighting component to calculate a gain optimal lighting component T(L)'.
加算器３４は、元々の照明成分にＴ（Ｌ）を加算し、ゲイン最適化照明成分Ｔ（Ｌ）’を算出する。 - 特許庁 - A reception quality measurement circuit 107 measures the reception quality of received data outputted from an adder 103.
受信品質測定回路１０７は、加算器１０３から出力された受信データの受信品質を測定する。 - 特許庁 - An adder 310 adds the signals from the multipliers 304.1 to 304.N+1, and generates a detection signal.
加算器３１０は、乗算器３０４．１〜３０４．Ｎ＋１からの信号を加算して、検出信号を生成する。 - 特許庁 - A decoder 212 applies error correction decoding to an output signal from the adder 231 for a user B.
復号器２１２は、加算器２３１の出力信号に対しユーザＢについて誤り訂正復号処理を行う。 - 特許庁 - An adder 103 adds the addition value multiplied by the feedback coefficient to the multi-value data of the target pixel before binarization.
加算器103は、フィードバック係数が乗算された加算値を、二値化前の注目画素の多値データに加算する。 - 特許庁 - An adder 114 adds the black level back to the output signal Y(m, n) of the multiplier 113 and defines a result as an output.
加算器１１４は、乗算器１１３の出力信号Ｙ(m,n)に黒レベルを足し戻し、出力とする。 - 特許庁 - The voice signals from all points are added by an adder 6, and the result is outputted from an added voice output terminal 7.
加算器６で全地点の音声信号を加算した後、加算音声出力端子７から出力される。 - 特許庁 - Even when setting in the delay adder 76 in each group is fixed, the signal receiving focus is suitably adjusted.
よって、各グループの遅延加算器７６の設定は固定であっても、受信フォーカスが好適に調節される。 - 特許庁 - Then an adder 28 eliminates the sneak path wave from the received wave R(n) to extract the desired wave S(n).
そして、加算器２８において受信波Ｒ（ｎ）から回り込み波を除去し、希望波Ｓ（ｎ）を抽出する。 - 特許庁 - To the control adder 3, a relax factor generation external equipment 5 is connected via an external equipment connection terminal 4.
この制御付加装置3には外部機器接続端子4を介してリラックス因子発生外部機器5を接続する。 - 特許庁 - Three kinds of power are calculated by three power arithmetic apparatuses 34, 36, 38, and added by an adder 40.
３つのパワー演算器３４，３６，３８により３つのパワーが演算され、それらが加算器４０にて加算される。 - 特許庁
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