「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 5 6 7 8 9 10 11 12 13 .... 48 49 次へ＞- The gain of the amplifier 6 is increased/decreased corresponding to an instruction in a step width by an adder 9, a latch part 10, an offset part 9 and an adder 12 and controlled corresponding to the change of the gain parameter βq.
アンプ６の利得は加算器９、ラッチ部１０、オフセット部９および加算器１２により、ステップ幅での指示に応じて増減されるとともに、ゲインパラメータβｑの変化に応じて調整する。 - 特許庁 - Outputs of both the EX-OR 7, 8 are connected to an output terminal 3 via an adder 9.
これら両ＥＸ−ＯＲ７、８の出力は、加算器９を介して出力端子３に接続される。 - 特許庁 - A first multiplier 17 multiplies an output of the first adder 16 with a first variable coefficient α.
第１乗算器１７は、第１加算器１６の出力に第１可変定数αを乗算する。 - 特許庁 - A digital adder 4 sums the counts (f) and (g) and provides an output of the sum as a digital phase difference (h).
カウント値ｆと、カウント値ｇをデジタル加算器４で加算しデジタル位相差ｈとして出力する。 - 特許庁 - The light pulse stream LPS is sampled/digitized in an A/D conversion part 20 and imparted to an adder 21.
光パルス列ＬＰＳは、Ａ／Ｄ変換部２０でサンプリング・ディジタル化されて加算器２１に与えられる。 - 特許庁 - The signals are sequentially delayed by a plurality of delay elements 20 to 34 by a wobbling cycle T, and added by an adder 36.
複数の遅延素子２０〜３４でウォブル周期Ｔだけ順次遅延させ、加算器３６で加算する。 - 特許庁 - The adder 17 adds a value stored in a flip-flop 19 to the operation result of the multiplier 16.
加算器１７は、フリップフロップ１９に格納された値と乗算器１６の演算結果とを加算する。 - 特許庁 - The weight composers (second composers) 11, 12 can be constituted of a phase shifter and an analog adder.
重み合成器（第２の合成器）１１及び１２は、位相器（移相器）とアナログ加算器で構成できる。 - 特許庁 - An adder 105 adds modulated signals outputted from the modulators 104-1 to 104-m.
加算器１０５は、変調器１０４−１〜１０４−ｍから出力された変調信号を加算する。 - 特許庁 - The encryption unit 20 generates an encryption stream in an OFB mode and supplies its output to an adder 14.
暗号器２０は、ＯＦＢモードにて暗号ストリームを発生し、その出力を加算器１４に供給する。 - 特許庁 - A path detector 26 detects a reception timing of the spread signal in accordance with the result of addition by the adder 24.
パス検出器２６は、加算器２４の加算結果によって拡散信号の受信タイミングを検出する。 - 特許庁 - Part of transmission waves received by the coupler 104 is outputted to an adder 107 as a traveling-wave output.
結合器104に入力された送信波の一部は進行波出力として加算器107へ出力される。 - 特許庁 - An adder 102, a binarization unit 104, a subtractor 108, and an error diffusion unit 109 binarizes multi-value data by an error diffusion method.
加算器102、二値化部104、減算器108、誤差拡散部109は誤差拡散法によって多値データを二値化する。 - 特許庁 - A parameter value read from a parameter memory 1 is inputted to an adding buffer 10 via an adder 4.
パラメータメモリ１から読み出されたパラメータ値は加算器４を介して加算バッファ１０に入力される。 - 特許庁 - In a subtraction circuit 8, the output signal of the weighted adder circuit 6 is subtracted from a source video signal.
減算回路８では、原映像信号から加重加算回路６の出力信号を減算する。 - 特許庁 - Then, the change-over control of the switch is performed, using a carrying signal from this adder (28).
そして、この加算器(28)からの桁上信号を用いて前記スイッチ(21)の切換制御を行うようにした。 - 特許庁 - Furthermore, an output of the microphone 11 is given to an inverting terminal of the adder 20 via an amplifier 16.
またマイク１１の出力は増幅器１６を介して加算器２０の−側端子に入力される。 - 特許庁 - The changeover switch 18 connects either of constant storage sections 22a, 22b to the adder 17a.
切換スイッチ１８は、定数格納部２２ａ，２２ｂのいずれか一方を加算器１７ａに接続するものである。 - 特許庁 - An L signal inputted to a HPF 14 is provided to the adder 21 through a FIR filter 15.
ＨＰＦ１４に入力されたＬ信号は、ＦＩＲフィルタ１５を経て、加算器２１に出力される。 - 特許庁 - An L signal inputted to a HPF 12 is provided to an adder 21 through a FIR filter 13.
ＨＰＦ１２に入力されたＬ信号は、ＦＩＲフィルタ１３を経て、加算器２１に出力される。 - 特許庁 - The control adder 3 is so designed to be connected to an external communication line 7 via a circuit terminal 6.
上記制御付加装置3は、回線端子6を介して外部通信回線7と接続するようにしている。 - 特許庁 - Addition results of two sets of partial products are added by an adder 3, so as to find a final multiplying result.
これら２組の部分積の加算結果を加算器３で加算して最終の乗算結果を得る。 - 特許庁 - Thereby, the output signals from the adder 6 become frequency features emphasized with high frequency components.
これにより、加算部６からの出力信号は、高周波成分が強調された周波数特性となる。 - 特許庁 - An adder 7 adds the output of the musical sound synthetic device 5 to the output of the singing voice synthetic device.
加算器７は楽音合成装置５の出力と歌声合成装置６の出力とを加算する。 - 特許庁 - The generated notification sound is transmitted to an adder 11 and becomes the reference signal of a sound echo canceler 8.
生成された報知音は加算器１１に送られ、音響エコーキャンセラ部８の参照信号となる。 - 特許庁 - The differential computing unit 13 computes differential signals of the microphones 11, 12, and the adder 14 computes an addition signal.
差分演算器１３は、マイクロホン１１、１２の差分信号を求め、加算器１４は加算信号を求める。 - 特許庁 - An adder 21L adds the SL signal to a signal fed back through a multiplier 25L.
加算器２１Ｌでは、ＳＬ信号と、乗算器２５Ｌを介してフィードバックされた信号とが加算される。 - 特許庁 - An adder 210 and linear predictive filter 220 constitute a linear predictive filter based on an all-pole model.
加算器２１０および線形予測フィルタ２２０は、全極モデルに基づく線形予測フィルタを構成する。 - 特許庁 - The acceleration signal S3 is added to a current command signal S5 of a voice coil motor 20 by an adder 6.
加速度信号Ｓ３は加算器６でボイスコイルモータ２０の電流指令信号Ｓ５と加算される。 - 特許庁 - Further, an adder for adding the detected block distortion frequency signals calculates the block distortion frequency.
又検出された上記ブロック歪頻度信号を加算する加算器によりブロック歪頻度を演算する。 - 特許庁 - An adder 5 adds the difference value DN to a previous integrated value IN, to calculate a new integrated value IN.
加算器５は、前回の積分値ＩＮに差分値ＤＮを加えて新たな積分値ＩＮを算出する。 - 特許庁 - An adder circuit (443) adds the control voltage and the set voltage, and outputs the added voltage.
加算回路（４４３）はコントロール電圧と設定電圧とを加算して、加算した電圧を出力する。 - 特許庁 - An adder 18 subtracts the correction voltage from a reference voltage V_REF, to generate a correction-finished reference voltage.
加算器１８は、基準電圧Ｖ_REFから補正電圧を減算して、補正済基準電圧を発生する。 - 特許庁 - An adder 100 adds the error propagation amount to M-value image data Dx, y of a target pixel.
誤差伝搬量は、加算器１００において注目画素のＭ値の画像データであるＤx，yに加算される。 - 特許庁 - The digital analog converter 2 receives high-order three bits of digital data outputted from the adder 12.
ＤＡ変換器２には、加算器１２から出力されるデジタルデータの上位３ビットが入力される。 - 特許庁 - A second output data storage portion 6 stores the output data of the multiplier 1 and the first adder 2.
第二の出力データ記憶部６は、乗算器１及び第一の加算器２の出力データを記憶する。 - 特許庁 - For example, signals output from the four shake detecting sensors (gyro sensors) S1 to S4 are added by an adder circuit 30.
例えば４つの振れ検出センサ（ジャイロセンサ）Ｓ１〜Ｓ４の出力を加算回路３０により加算する。 - 特許庁 - Feedback connection of an output part of the delay element 4 is performed to an input part of an adder 2 through points P, Q.
遅延素子４の出力部は点Ｐ，Ｑを通り加算器２の入力部へフィードバック接続される。 - 特許庁 - An adder 106 adds these two estimated phase deviation values and outputs it as a total phase correction value.
加算器１０６は、上記二つの位相ずれ推定値を合算して、総位相補正値として出力する。 - 特許庁 - To provide an address pattern generating device in which speed of an adder/subtractor using carry can be increased more.
キャリーを使用する加減算器を高速化することを可能にするアドレスパターン発生装置を提供する。 - 特許庁 - The detected value (the output of a filter 80) of the current flowing in the primary coil is outputted to an adder 82.
１次側コイルを流れる電流の検出値（フィルタ８０の出力）は、加算器８２に出力される。 - 特許庁 - The R signal inputted by an R signal input section 23 is supplied to an adder 13-1.
加算器１３—１にはＲ信号入力部２３により入力されたＲ信号が供給される。 - 特許庁 - The G signal inputted by a G signal input section 23 is supplied to an adder 13-2.
加算器１３—２にはＧ信号入力部２４により入力されたＧ信号が供給される。 - 特許庁 - The B signal inputted by a B signal input section 25 is supplied to an adder 13-3.
加算器１３—３にはＢ信号入力部２５により入力されたＢ信号が供給される。 - 特許庁 - This voltage generator comprises a sensor, a controller, a sub-booster, a main booster and a voltage adder.
電圧発生装置は、感知器、制御器、サブブースト装置、メインブースト装置及び電圧加算器を備えてなる。 - 特許庁 - A frequency register 1, a cumulative adder 2 and a cumulative addition register 3 generate modulated wave signal.
周波数レジスタ１、累積加算器２、累積加算レジスタ３により、被変調波信号を生成する。 - 特許庁 - The adder 180 adds all products obtained from the multipliers 160 to obtain an output data sample Y.
加算器１８０は各乗算器１６０から得られた全ての積を加算し、出力データサンプルＹを得る。 - 特許庁 - An acoustic signal processing part 10 performs band limiting of an acoustic signal and outputs the acoustic signal to an adder 50.
音響信号処理部１０は音響信号を帯域制限して加算器５０へ出力する。 - 特許庁 - Latch circuits 32, 33 delay an output of an adder 31 by one frame period and 2 frame periods.
ラッチ回路３２，３３で、加算器３１の出力値を１フレーム周期および２フレーム周期遅延させる。 - 特許庁 - Such a computation can be accomplished by using, for instance, an adder as the computing unit 17.
このような演算は、例えば、演算器１７として加算器を用いることにより達成することができる。 - 特許庁
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